DE4333979A1 - Nichtflüchtiger Halbleiterspeicher und Verfahren zu dessen Herstellung - Google Patents

Description

Die Erfindung betrifft einen nichtflüchtigen Halbleiterspei­ cher und ein Verfahren zu dessen Herstellung, speziell eine Verbesserung bei elektrisch schnell lösch- und programmier­ baren ROMs.

Bei einem typischen elektrisch schnell löschbaren und pro­ grammierbaren ROM (nachfolgend als EEPROM bezeichnet) oder bei einem elektrisch programmierbaren ROM (nachfolgend als EPROM bezeichnet) wird ein Kontakt pro Bit hergestellt. Je­ doch erfordert dies relativ viel Substratfläche.

Um die Zellgröße zu verkleinern, schlägt das US-Patent 4,267,632 ein Verfahren vor, bei dem unter Verwendung einer vergrabenen n⁺-Bitleitung ein Kontakt auf 16 oder 32 Bits hergestellt wird. Nachfolgend wird das in diesem Patent of­ fenbarte Verfahren kurz zum besseren Verständnis des Hinter­ grunds der Erfindung unter Bezugnahme auf die Fig. 3 und 4 beschrieben. Dabei zeigt Fig. 3 eine Draufsicht, die die Struktur einer kontaktlosen, virtuellen Grundzellenanordnung zeigt, wohingegen Fig. 4 einen Querschnitt entlang der Schnittlinie I-I′ in Fig. 3 zeigt. In der Struktur werden potentialfreies Gateleitungen 1 auf einem Substrat festge­ legt, gefolgt von der Ausbildung vergrabener n⁺-Bitleitungen 2. Ein selbstausrichtender Ätzprozeß wird dazu verwendet, zu gewährleisten, daß die vergrabenen n⁺-Bitleitungen 2 zu den Leitungen 1 für das schwimmende Gate ausgerichtet sind, und es wird Ionenimplantation ausgeführt. Danach werden Steuer­ gateleitungen 3 festgelegt, gefolgt von der Ausbildung von Feldstoppdiffusionsbereichen oder Feldoxidfilmen 4, um Durchschläge zwischen Zellen zu verhindern.

In Fig. 3 werden Bereiche "A" Kanalbereiche, deren Länge durch die Breite der potentialfreien Gateleitungen und die Querdiffusion der Dotierstoffe festgelegt ist, die zum Aus­ bilden der vergrabenen n⁺-Bitleitungen 2 eindotiert werden. Andererseits wird die Breite der Kanäle durch die Breite der Steuergateleitungen 3 und die Querdiffusion der durch Feld­ ionenimplantation in Bereiche "C" dotierten Dotierstoffe in die Bereiche "A" (Kanalbereiche), oder durch Querbeeinträch­ tigung der auf dem Bereich "C" ausgebildeten Oxidfilme, be­ stimmt.

Wie oben ausgeführt, können bei einer herkömmlichen EEPROM- Zelle die Kanallänge und die Kanalbreite nicht unabhängig von anderen Größen optimiert werden, da die Kanallänge von der Breite der potentialfreien Gateleitungen und die Kanal­ breite von der Breite der Steuergateleitungen abhängt. Dar­ über hinaus können die Breiten eines Kanals und einer poten­ tialfreien Gateleitung nicht unabhängig voneinander opti­ miert werden. Daher ist das Gestaltungsdesign für die Zelle durch diese Abhängigkeit begrenzt,was letzteren Endes ein Hindernis für die Integrierbarkeit eines EEPROM innerhalb eines Speicherarrays ist.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch­ tigen Halbleiterspeicher, wie eine EEPROM-Zelle, und ein Verfahren zu dessen Herstellung anzugeben, bei denen die Breite und Länge einer Zelle unabhängig von den Breiten po­ tentialfreier Gateleitungen und von Steuergateleitungen festgelegt werden können.

Die Erfindung ist für den Speicher durch die Lehre von An­ spruch 4 und für das Verfahren durch die Lehre von Anspruch 1 gegeben.

Beim erfindungsgemäßen Halbleiterspeicher und beim erfin­ dungsgemäßen Verfahren zu dessen Herstellung können die Breite und Länge einer Zelle optimiert werden, wodurch eine Vielzahl elektrisch löschbarer und programmierbarer ROM-Ein­ richtungen in einem Speicherarray hoher Dichte ausbildbar sind.

Die obige und andere Aufgaben sowie Vorteile der Erfindung werden durch die folgende, durch Figuren unterstützte Be­ schreibung eines Ausführungsbeispiels deutlich, das nur zur Veranschaulichung dient. Die Figuren zeigen folgendes

Fig. 1 zeigt ein Schrittfolgediagramm, das einen Prozeß zum Herstellen einer erfindungsgemäß hergestellten EEPROM-Zel­ lenanordnung in Draufsichten veranschaulicht;

Fig. 2 ist ein Teilquerschnitt einer erfindungsgemäß herge­ stellten EEPROM-Zelle entlang der Schnittlinie I-I′ in Fig. 1d

Fig. 3 ist eine Draufsicht auf eine herkömmliche EEPROM-Zel­ lenanordnung; und

Fig. 4 ist ein Querschnitt entlang der Linie I-I′ in Fig. 3.

Fig. 1 veranschaulicht einen erfindungsgemäßen Prozeß zum Herstellen einer EEPROM-Zellenanordnung in Draufsicht in der Reihenfolge von Prozeßschritten.

Zunächst wird in einem Schritt A ein Oxidfilm matrixförmig gemustert, um Inseln 11 an vorgegebenen Stellen auf einem Substrat der Zellenanordnung auszubilden, um Durchschläge zwischen Zellen zu verhindern. Die Inseln aus dem Feldoxid­ film können in der Wärme erzeugte Oxidfilme sein, die durch einen Feldoxidationsprozeß hergestellt wurden, oder es kön­ nen durch CVD hergestellte Oxidfilme sein. Alternativ können Durchschläge zwischen Zellen dadurch verhindert werden, daß Gräben ausgebildet werden und dann Isoliermaterialien wie Oxide oder Nitride in die Gräben gefüllt werden. Dabei ver­ ringert sich im Fall des Vorhandenseins von Gräben die Zell­ größe.

Schritt B wird vorbereitend für Ionenimplantation ausge­ führt. Zu diesem Zweck wird das Substrat unter Verwendung von Photoresistmustern 12 als Maske einer Ionenimplantation in Implantierbereichen 13 unterzogen. Diese Implantation legt vergrabene n⁺-Bitlinien 13 zwischen den Inseln des Feldoxidfilms 11 fest. Anschließend wird eine Wärmeoxida­ tionsverarbeitung ausgeführt, um über der Anordnung eine Oxidschicht mit einer Dicke von ungefähr 50 bis 300 nm auf­ zuwachsen. Danach werden die auf den Kanalbereichen ausge­ bildeten Oxidfilme entweder unter Verwendung von Photore­ sistmasken oder dadurch entfernt, daß die gesamte Oberfläche der Anordnung ohne jede Photoresistmaske trocken oder naß geätzt wird. Im Ergebnis werden Oxidfilmleitungen, wie sie in Fig. 2 als Bereiche 14 dargestellt sind, selektiv nur über den vergrabenen n⁺-Bitleitungen 13 geschaffen, wobei die Oxidfilme das Substrat gegen Steuergateleitungen isolie­ ren, die in einem späteren Schritt hergestellt werden. Da­ nach werden Gateoxidfilme 15 an gewünschten Orten der Kanal­ bereiche ausgebildet. Die Gateoxidfilme können zwischen 10 und 30 nm dick sein.

Danach wird in einem Schritt C amorphes Silizium oder poly­ kristallines Silizium, das in situ mit Fremdstoffen dotiert ist, auf der ganzen sich ergebenden Struktur abgeschieden, um als leitende Schicht verwendet zu werden, aus der poten­ tialfreie Gateleitungen werden. Alternativ wird zum selben Zweck amorphes Silizium oder Polysilizium auf der ganzen Struktur abgeschieden und dann durch Ionenimplantation mit Fremdstoffen dotiert. Die leitende Schicht wird unter Ver­ wendung einer Photoresistmaske mit gewünschtem Muster mit einem Muster zum Festlegen potentialfreier Gateleitungen 16 versehen. Darauffolgend wird eine ONO(Oxid-Nitrid-Oxid)- Schicht 17 auf der gesamten Oberfläche der potentialfreien Gateleitungen 16 aufgebracht, die die potentialfreien Gate­ leitungen 16 von den im folgenden Schritt auf zubringenden Steuergateleitungen isoliert.

Zuletzt wird in einem Schritt D, wie in Fig. 1d dargestellt, amorphes Silizium oder Polysilizium auf der ganzen sich er­ gebenden Struktur abgeschieden und dann in gewünschter Weise gemustert, um Steuergateleitungen 20 zu bilden.

In Fig. 2 ist eine Struktur einer mit dem erfindungsgemäßen Verfahren hergestellten EEPROM-Zellenanordnung dargestellt, und zwar als Schnitt entlang der Linie I-I′ in Fig. 1. Wie in dieser Figur dargestellt, ist die Anordnung auf einem Substrat ausgebildet und verfügt über folgendes: mehrere parallele, voneinander beabstandete, vergrabene n⁺-Bitlei­ tungen 13 mit darauf aufgebrachten Isolieroxidfilmen 14, auf Kanalbereichen ausgebildete Gateoxidfilme 15, mehrere von­ einander beabstandete, potentialfreie Gateleitungen 16, die mit ONO-Schichten 17 bedeckt sind, und mehrere parallele, voneinander beabstandete Steuergateleitungen 20, die gegen die vergrabenen Bitleitungen durch die Oxidfilme 14 isoliert sind und von den Kanalbereichen durch die Gateisolierfilme 15 über die potentialfreien Gateleitungen 16 und die ONO- Schichten 17 getrennt sind, wobei die Steuergateleitungen 20 im wesentlichen rechtwinklig zu den vergrabenen Bitleitungen sowie über den Isolieroxidfilmbereichen 14 und den ONO- Schichten 17 liegen.

Beim erfindungsgemäßen Verfahren wird die Länge der Kanal­ bereiche "A" durch die Breite der Photoresistmasken 12 be­ stimmt, die für die Ionenimplantation zum Ausbilden vergra­ bener n⁺-Bitleitungen 13 verwendet werden, und durch die Querdiffusionslänge der dabei eindotierten Fremdstoffe, un­ abhängig von der Breite der potentialfreien Gateleitungen 16, die in Fig. 1d als L dargestellt ist. Darüber hinaus ist die Breite der Kanalbereiche "A" durch die Breite W zwischen den Feldoxidfilminseln bestimmt, unabhängig von der Breite der Steuergateleitungen 20.

Bei einem derzeit bevorzugten Ausführungsbeispiel der Erfin­ dung wird die Isolierung zwischen den Steuergateleitungen 20 und dem Substrat in den Bereichen B durch die in der Wärme gebildeten Oxidfilme 14 erreicht, die bei einem Oxidations­ prozeß nach dem Festlegen der vergrabenen Bitleitungen 13 aufgewachsen werden, und Durchschläge zwischen Zellen in den Bereichen C werden durch die zuvor gemusterten Feldoxidfilm­ inseln 11 verhindert.

Wie oben beschrieben, wird beim erfindungsgemäßen Prozeß zum Herstellen eines EEPROM die Kanallänge in einer Zelle unab­ hängig von der Breite der potentialfreien Gateleitungen festgelegt, so daß die Breite der potentialfreien Gatelei­ tungen und die Kanallänge unabhängig voneinander optimiert werden können. Z. B. ist es zum Erhöhen des Kopplungsver­ hältnisses zwischen den Steuergateleitungen und den poten­ tialfreien Gateleitungen möglich, die Kanallänge zu verkür­ zen, obwohl die Breite der potentialfreien Gateleitungen groß ist. Darüber hinaus kann die Kanallänge einer Zelle da­ durch festgelegt werden, daß der Abstand der Feldoxidfilm­ inseln festgelegt wird, unabhängig von der Breite der Steu­ ergateleitungen, so daß z. B. der Vorteil besteht, daß es möglich ist, die Kanalbreite zu verkleinern, obwohl die Breite der Steuergateleitungen groß ist, um das Kopplungs­ verhältnis zu erhöhen. Ferner werden die Feldoxidfilminseln durch Mustern hergestellt, bevor die Steuergateleitungen festgelegt werden, um Durchschläge zwischen Zellen sicherer zu verhindern.

Claims (5)

1. Verfahren zum Herstellen eines nichtflüchtigen Halblei­ terspeichers, mit den folgenden Schritten:

• - Mustern eines Feldoxidfilms zum Herstellen eines matrix­ förmigen Inselmusters (11) an vorgegebenen Orten eines Sub­ strats mit einer Zellenanordnung zum Verhindern von Durch­ schlägen zwischen Zellen;
• - Dotieren gewünschter Bereiche des Substrats mit Dotier­ stoffen unter Verwendung einer Photoresistmaske mit ge­ wünschtem Muster, um mehrere parallele, voneinander beab­ standete, vergrabene Bitleitungen (13) festzulegen;
• - Aufwachsen einer Oxidschicht (14) zum Ausbilden von Iso­ lierfilmen auf den vergrabenen Bitleitungen;
• - Ausbilden von Gateisolierfilmen (15) auf Kanalbereichen der Zelle;
• - Abscheiden amorphen Siliziums oder Polysiliziums auf der gesamten sich ergebenden Struktur, um eine erste leitende Schicht auszubilden;
• - Mustern der ersten leitenden Schicht, um mehrere voneinan­ der beabstandete, potentialfreie Gateleitungen (16) auf den Gateisolierfilmen festzulegen, die parallel zu den vergrabe­ nen Bitleitungen verlaufen;
• - Ausbilden von Isolierschichten (17) auf den potentialfrei­ en Gateleitungen so, daß die gesamte Oberfläche der poten­ tialfreien Gateleitungen abgedeckt ist;
• - Ausbilden einer zweiten leitenden Schicht über der gesam­ tens ich ergebenden Struktur; und
• - Mustern der zweiten leitenden Schicht, um mehrere, paral­ lele, voneinander beabstandete Steuergateleitungen (20) im wesentlichen rechtwinklig zu den potentialfreien Gateleitun­ gen herzustellen, wobei die Steuergateleitungen gegen die vergrabenen Bitleitungen durch die Isolierfilme isoliert sind und von den Kanalbereichen durch die Gateisolierfilme über die potentialfreien Gateleitungen und die über diesen liegenden Isolierschichten getrennt sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Feldoxidfilminseln (11) unter Verwendung von CVD herge­ stellt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß anstatt des Schritts zum Ausbilden der Feldoxidfilminseln zum Verhindern von Durchschlägen zwischen Zellen ein Schritt des Festlegens von Gräben in vorgegebenen Bereichen des Sub­ strats und des Einbettens isolierenden Materials in die Grä­ ben verwendet wird.

4. Nichtflüchtiger Halbleiterspeicher mit:

• - einem Substrat;
• - mehreren im Substrat von einer Oberfläche desselben her ausgegebildeten zueinander parallelen vergrabenen Bitleitun­ gen (13);
• - Kanalbereichen zwischen den vergrabenen Bitleitungen;
• - jeweils einer potentialfreien Gateleitung (16) über jedem Kanalbereich;
• - einem Gateoxidfilm (15) zwischen dem Substrat und jeder potentialfreien Gateleitung;
• - jeweils einer Isolierschicht (17, 18) über jeder poten­ tialfreien Gateleitung; und
• - mehreren zueinander parallelen Steuergateleitungen (20) rechtwinklig zu den Bitleitungen über den bisher genannten Schichten;

dadurch gekennzeichnet, daß

• - ein dicker Oxidfilm (14) über jeder vergrabenen Bitleitung (13) so aufgebracht ist, daß er diese zumindest teilweise abdeckt; und
• - die Isolierschichtbereiche (17) die potentialfreien Gate­ leitungen ganz umschließen.