JPS639948A - 半導体装置 - Google Patents
半導体装置Info
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- JPS639948A JPS639948A JP15437186A JP15437186A JPS639948A JP S639948 A JPS639948 A JP S639948A JP 15437186 A JP15437186 A JP 15437186A JP 15437186 A JP15437186 A JP 15437186A JP S639948 A JPS639948 A JP S639948A
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- element isolation
- groove
- oxide film
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- Pending
Links
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- 238000002955 isolation Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims description 10
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明ａ＃−専体装体装置し、特に４虚゛Ｔる素子間の
素子分離構造に関する。
素子分離構造に関する。
絶縁ゲート電界効果トランジスタを搭載してなる半導体
デバイスに於いては、素子分離領域の形成が必要である
。この素子分離領域形成法として。
デバイスに於いては、素子分離領域の形成が必要である
。この素子分離領域形成法として。
選択酸化によるフィールド酸化膜に代わって、バーズビ
ークが少なく微細化に適した。溝状構造でＣＶＤ５ｉＯ
鵞、ＢＰＳＧ等の絶縁物質、又に絶縁物質と導電性物質
とを埋め込んで形成する方法などが提案されている。
ークが少なく微細化に適した。溝状構造でＣＶＤ５ｉＯ
鵞、ＢＰＳＧ等の絶縁物質、又に絶縁物質と導電性物質
とを埋め込んで形成する方法などが提案されている。
上述し友従来の埋め込みによる半導体デバイスの素子分
離構造は、分＃幅の狭い領域と広い領域とが同時に存在
する場合、絶縁物質又は絶縁物質と導電性物質とｔ埋め
込むと、分離幅の広い領域で埋め込み物質が薄くなるの
で、分離幅の狭い領域と広い領域とを一括して埋め込み
、半導体デバイスの良好な素子分離領域全再現性良く形
成する事が非常に困難であるという欠点がある。
離構造は、分＃幅の狭い領域と広い領域とが同時に存在
する場合、絶縁物質又は絶縁物質と導電性物質とｔ埋め
込むと、分離幅の広い領域で埋め込み物質が薄くなるの
で、分離幅の狭い領域と広い領域とを一括して埋め込み
、半導体デバイスの良好な素子分離領域全再現性良く形
成する事が非常に困難であるという欠点がある。
本発明の素子分離構造に、一定の幅を有する溝状構造と
選択的に形成したフィールド酸化膜とを複合化し友姿態
を有している。その為、絶縁物質、又は絶縁物質と導電
性物質と金、全ての溝状構造へ同時に埋め込む事ができ
る。
選択的に形成したフィールド酸化膜とを複合化し友姿態
を有している。その為、絶縁物質、又は絶縁物質と導電
性物質と金、全ての溝状構造へ同時に埋め込む事ができ
る。
本発明の半導体装置は、平担な半導体表面に接して形成
さｎ文フィールド絶縁膜からなる第１の素子分離領域と
、フィールド絶縁膜の一部領域に半導体表面細工り基板
俳に溝形の凹部が形成さｎ該溝形凹部内面に接して絶縁
物質が形成された構造を有するＷ、２の素子分離領域と
の２つの素子分離領域が同一半導体基板上に形成されて
いること全特徴とする。
さｎ文フィールド絶縁膜からなる第１の素子分離領域と
、フィールド絶縁膜の一部領域に半導体表面細工り基板
俳に溝形の凹部が形成さｎ該溝形凹部内面に接して絶縁
物質が形成された構造を有するＷ、２の素子分離領域と
の２つの素子分離領域が同一半導体基板上に形成されて
いること全特徴とする。
次に本発明について図面を参無して説明する。
第１図は本発明の第１の実施例の縦断面図である。第４
図から第７因は、本発明の製造工程を示し次断面構造で
ある。
図から第７因は、本発明の製造工程を示し次断面構造で
ある。
分離幅の広い素子分離領域の中央に、半導体内部に延在
し、一定の幅を有する溝状構造１を形成し、その内壁に
熱酸化膜１０を形成する。更に溝状構造１に絶縁物質、
例えばＢＰＳＧ２を埋め込んである。他の素子分離領域
には選択酸化法に：るフィールド酸化膜３を形成してい
る。フィールド酸化膜３の下には、チャンネルストッパ
領域４が形成しである。ゲート酸化膜５．カバー膜６゜
電極７、ゲート電極８お工び不純物拡散領域９は絶縁ゲ
ート電界効果型トランジスタを成す。
し、一定の幅を有する溝状構造１を形成し、その内壁に
熱酸化膜１０を形成する。更に溝状構造１に絶縁物質、
例えばＢＰＳＧ２を埋め込んである。他の素子分離領域
には選択酸化法に：るフィールド酸化膜３を形成してい
る。フィールド酸化膜３の下には、チャンネルストッパ
領域４が形成しである。ゲート酸化膜５．カバー膜６゜
電極７、ゲート電極８お工び不純物拡散領域９は絶縁ゲ
ート電界効果型トランジスタを成す。
本発明では、溝状構造１の幅七一定にする事により、Ｂ
ＰＳＧ２の埋め込みが容易となり、素子分離領域の全溝
状構造を一括して埋め込む事ができる。
ＰＳＧ２の埋め込みが容易となり、素子分離領域の全溝
状構造を一括して埋め込む事ができる。
第４図から第７図をもって、第１図に示す構造の製造工
程を示す。第４図に示す様に、シリコン基板３０上に選
択酸化法を用いて、素子分離領域にフィールド酸化膜３
とチャンネルストッパ領域４を形成する。次にシリコン
基板上おＬびフィールド酸化膜上上溝状構造１を形成す
る領域金線いて、マスク２０で履う。次に第５図に示す
様に。
程を示す。第４図に示す様に、シリコン基板３０上に選
択酸化法を用いて、素子分離領域にフィールド酸化膜３
とチャンネルストッパ領域４を形成する。次にシリコン
基板上おＬびフィールド酸化膜上上溝状構造１を形成す
る領域金線いて、マスク２０で履う。次に第５図に示す
様に。
蝕刻法を用いて、溝状構造１七形成する。更に第６図に
示す様に全マスクを取り除い友後、溝状構造１の内壁に
熱酸化膜１０を形成する。次にＣＶＬ）法を用いて、シ
リコン基板の表面にＢＰＳＧ２’ｉ堆積させる。ＢＰＳ
Ｇを加熱し、粘度全低下させる事により、溝状構造１を
埋め込む０更に、第７図に示す様に、蝕刻法を用いて、
溝状構造１の外部ＢＰＳＧ’に取り除くｏその後、絶縁
ゲート電界効果型トランジスタ金形成する事により、第
１図に示す構造を得る。
示す様に全マスクを取り除い友後、溝状構造１の内壁に
熱酸化膜１０を形成する。次にＣＶＬ）法を用いて、シ
リコン基板の表面にＢＰＳＧ２’ｉ堆積させる。ＢＰＳ
Ｇを加熱し、粘度全低下させる事により、溝状構造１を
埋め込む０更に、第７図に示す様に、蝕刻法を用いて、
溝状構造１の外部ＢＰＳＧ’に取り除くｏその後、絶縁
ゲート電界効果型トランジスタ金形成する事により、第
１図に示す構造を得る。
第２図に本発明の第２の実施例の縦断面図である。溝状
構造】をゲート酸化膜５、カバーＩｌ＃６、電極７、ゲ
ート電極８お工び不純物拡散領域９から成る絶縁ゲート
電界効果トランジスタの不純物拡散領域９に接して包囲
する位置に形成する０残りた素子分離領域には１選択酸
化法によるフィールド酸化膜３を形成する。本実施例の
絶縁構造でに、絶縁ゲート電界効果型トランジスタが、
トレンチ構造１の内部のＢＰＳＧ３に接する為、ゲート
酸化膜５にｆｔ離放射線が入射しｆｃ際に生じる電荷が
、ＢＰＳＧ３に捕獲さｎる。そのｔめ、本実施例に示す
素子分離構造ヶ用いる事により、杷紗ゲート電界効果型
トランジスタの耐放射線性が同上する。
構造】をゲート酸化膜５、カバーＩｌ＃６、電極７、ゲ
ート電極８お工び不純物拡散領域９から成る絶縁ゲート
電界効果トランジスタの不純物拡散領域９に接して包囲
する位置に形成する０残りた素子分離領域には１選択酸
化法によるフィールド酸化膜３を形成する。本実施例の
絶縁構造でに、絶縁ゲート電界効果型トランジスタが、
トレンチ構造１の内部のＢＰＳＧ３に接する為、ゲート
酸化膜５にｆｔ離放射線が入射しｆｃ際に生じる電荷が
、ＢＰＳＧ３に捕獲さｎる。そのｔめ、本実施例に示す
素子分離構造ヶ用いる事により、杷紗ゲート電界効果型
トランジスタの耐放射線性が同上する。
ｔｉ、３図は本発明の第３の実施例の断面の斜視図であ
る。ゲート酸化膜５、カバー６、電極７、ゲート電極８
お工び不純物拡散領域９から成る絶縁ゲート電界効果型
トランジスタの不純物拡散領域９に接しＰ３縁ゲート電
界効果トランジスタ全包囲する位置に、一定の幅を有す
る溝状構造１奮形成し、内壁に熱酸化膜１０全形放し、
内部にＢＰＳＧ２を埋め込んである。更に、絶縁ゲート
電界効果型トランジスタ間の素子分離領域に複数の溝状
構造１％熱酸化膜１０、ＢＰＳＧ２からなる分離領域を
形放し、他の素子分離領域には選択酸化法によるフィー
ルド酸化膜３を形成した構造をＭする。
る。ゲート酸化膜５、カバー６、電極７、ゲート電極８
お工び不純物拡散領域９から成る絶縁ゲート電界効果型
トランジスタの不純物拡散領域９に接しＰ３縁ゲート電
界効果トランジスタ全包囲する位置に、一定の幅を有す
る溝状構造１奮形成し、内壁に熱酸化膜１０全形放し、
内部にＢＰＳＧ２を埋め込んである。更に、絶縁ゲート
電界効果型トランジスタ間の素子分離領域に複数の溝状
構造１％熱酸化膜１０、ＢＰＳＧ２からなる分離領域を
形放し、他の素子分離領域には選択酸化法によるフィー
ルド酸化膜３を形成した構造をＭする。
以上説明したＬうに、本発明に、一定の幅を有する溝状
構造と選択的に形成したフィールドば化膜と全複合的に
形成することにニジ、分離幅の異なる素子分１ｉＩＩ＆
領域全形成する事が可能で、倣細な半導体デバイスの良
好な素子分離律造七再現性工く実現できる効果がある。
構造と選択的に形成したフィールドば化膜と全複合的に
形成することにニジ、分離幅の異なる素子分１ｉＩＩ＆
領域全形成する事が可能で、倣細な半導体デバイスの良
好な素子分離律造七再現性工く実現できる効果がある。
第１因は本発明の第１の実施例の縦断面図、第２因は本
発明の第２の実施例の縦断面図、第３図は本発明の外３
の実施例の断面の＠夜回、第４図から第７図は本発明の
製造工程を示す断面図である０ １・・・・・・溝状構造、２・・・・・・ＢＰＳＧ、３
・・・・・・フィールド酸化膜、４・・・・・・チャン
ネルストッパｆｎＭ、５・・・・・・ゲート酸化膜、６
・・・・・・カバー、７・・・・・・電極、８・・・・
・・ゲート電極、９・・・・・・不純物拡散領域、１０
・・・・・・熱酸化膜、２０・・・・・・マスク、３０
・・・・・・シリコン基板。 代理人 弁理士 内 原 晋１ °−（７，
ｊ
発明の第２の実施例の縦断面図、第３図は本発明の外３
の実施例の断面の＠夜回、第４図から第７図は本発明の
製造工程を示す断面図である０ １・・・・・・溝状構造、２・・・・・・ＢＰＳＧ、３
・・・・・・フィールド酸化膜、４・・・・・・チャン
ネルストッパｆｎＭ、５・・・・・・ゲート酸化膜、６
・・・・・・カバー、７・・・・・・電極、８・・・・
・・ゲート電極、９・・・・・・不純物拡散領域、１０
・・・・・・熱酸化膜、２０・・・・・・マスク、３０
・・・・・・シリコン基板。 代理人 弁理士 内 原 晋１ °−（７，
ｊ
Claims (1)
- 平担な半導体基板表面に接して形成されたフィールド絶
縁膜からなる第１の素子分離領域と、フィールド絶縁膜
の一部領域に半導体基板表面側より基板側に溝形の凹部
が形成され、該溝形凹部内面に接して絶縁物質が形成さ
れた構造を有する第２の素子分離領域との２つの素子分
離領域が同一半導体基板上に形成されている事を特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437186A JPS639948A (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437186A JPS639948A (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639948A true JPS639948A (ja) | 1988-01-16 |
Family
ID=15582696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15437186A Pending JPS639948A (ja) | 1986-06-30 | 1986-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304926A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 素子分離構造およびその製造方法 |
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835943A (ja) * | 1981-08-27 | 1983-03-02 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 集積回路構造体 |
| JPS6038831A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| EP0159931A1 (fr) * | 1984-03-30 | 1985-10-30 | Daniel Bois | Procédé de fabrication de zones d'isolation électrique des composants d'un circuit intégré |
| JPS61214446A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-06-30 JP JP15437186A patent/JPS639948A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835943A (ja) * | 1981-08-27 | 1983-03-02 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 集積回路構造体 |
| JPS6038831A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| EP0159931A1 (fr) * | 1984-03-30 | 1985-10-30 | Daniel Bois | Procédé de fabrication de zones d'isolation électrique des composants d'un circuit intégré |
| JPS61214446A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02304926A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 素子分離構造およびその製造方法 |
| US5541440A (en) * | 1993-07-28 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Isolation structure for semiconductor device |
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