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Diese
Erfindung betrifft einen feinen Hochleistungs-Dualgate-Feldeffekttransistor sowie
ein Verfahren zur Herstellung desselben.
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Da
Transistoren zunehmend feiner werden, tritt ein deutlicher Short-Channel-Effekt
auf, bei dem Schwankungen in der Gatelänge zu Veränderungen in den Schwellenwerten
führen.
Die Verwendung einer Dualgatestruktur ist als optimaler Weg bekannt, um
diesen Short-Channel-Effekt zu verhindern (siehe die
Patentveröffentlichung
Nr. 62-1270 sowie die
US-5,188,973 ).
Soweit den Erfindern bekannt, wurde jedoch tatsächlich noch kein industrielles
Herstellverfahren eines Feldeffekttransistors mit einer Dualgatestruktur
vorgeschlagen. Insbesondere wurde noch kein Transistor vorgeschlagen,
bei dem eine Gruppe eines oberen Gate und eines unteren Gate sowie eine
andere Gruppe einer Source-Elektrode
und einer Drain-Elektrode selbstausrichtend sind und die parasitäre Kapazität, die eine
Hochgeschwindigkeitsoperation in einem Feldeffekttransistor verhindert, minimiert
ist. Ferner wurde noch kein Verfahren zum kommerziellen Herstellen
eines derartigen Transistors vorgeschlagen.
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Der
Grund dafür
besteht darin, dass bei dem Verfahren des Standes der Technik, das
zum Herstellen eines MOS-Transistors
verwendet wird, ein Gate in einem ersten fotolithografischen Schritt
hergestellt wird und eine Source-Elektrode
sowie eine Drain-Elektrode unter Verwendung des Gates als Maske
geformt werden, so dass sich die Source-Elektrode und Drain-Elektrode mit dem
Gate selbst ausrichten. Mit anderen Worten, es wird die Tatsache
ausgenutzt, dass es keine planare Überlagerung zwischen dem Gate
und der Source-Elektrode sowie zwischen dem Gate und der Drain-Elektrode ergibt.
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Wenn
jedoch das Gate ein oberes und ein unteres Gate aufweist, ist es
schwierig, die beiden Gates so zu formen, dass sie selbstausrichtend
sind. Wenn beispielsweise zuerst das obere Gate durch den fotolithografischen
Schritt geformt wird, ist es schwierig, dann das untere Gate, eine
Source-Eletkrode und eine Drain-Elektrode so zu formen, dass sie
sich zum oberen Gate ausrichten. Dies ist darauf zurückzuführen, dass
dann, während
eine Gruppe aus dem oberen und unteren Gate als eine planare Überlagerung
geformt werden muss, eine andere Gruppe der Source-Elektrode und
Drain-Elektrode so geformt werden muss, dass die andere Gruppe die eine
Gruppe nicht überlagert.
Es gibt daher die Schwierigkeit zu versuchen, einen einzigen Prozess zur
Ausbildung von beiden Gruppen zu verwenden. Aufgrund dieser Schwierigkeit
werden üblicherweise Dualgate-Feldeffekttransistoren
unter Anwendung von zwei oder mehr fotolithografischen Schritten
geformt. Der Nachteil des Einsatzes von zwei oder mehr Prozessschritten
besteht jedoch darin, dass die Wahrscheinlichkeit größer wird,
dass die Vorrichtungen aufgrund von Fehlern bei der Maskenausrichtung
fehlerhaft werden.
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Diese
Erfindung wurde konzipiert, um die vorstehend genannten Probleme
zu beseitigen, und hat als Ziel die Schaffung eines feinen, selbstausrichtenden
Hochleistungs-Dualgate-Feldeffekttransistors sowie
eines Verfahrens zum speziellen Herstellen des Transistors.
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Zum
Erreichen dieses Zieles sieht die Erfindung einen Dualgatestruktur-Feldeffekttransistor
vor, der umfasst:
ein SOI-Substrat, das ein Halbleiterträgersubstrat, eine
auf dem Trägersubstrat
ausgebildete eingebettete Isolationsschicht und eine auf der Isolationsschicht
ausgebildete SOI-Halbleiterschicht umfasst,
einen im SOI-Substrat
ausgebildeten Graben, der sich von einer Oberfläche des SOI-Substrates durch die
SOI-Halbleiterschicht
und die eingebettete Isolationsschicht bis zum Halbleiterträgersubstrat
erstreckt und dadurch die SOI-Halbleiterschicht in zwei SOI-Halbleiterschichtbereiche
unterteilt, die eine Source-Elektrode und eine Drain-Elektrode bilden,
eine
im Graben in Kontakt mit der eingebetteten Isolationsschicht und
dem Halbleiterträgersubstrat
ausgebildete Gate-Elektrode,
die sich dadurch mit der Source-Elektrode und Drain-Elektrode selbst
ausrichtet,
eine auf der Gate-Elektrode in Kontakt mit der
eingebetteten Isolationsschicht um den Graben ausgebildete Gate-Isolationsschicht,
eine
auf der Gate-Isolationsschicht ausgebildete und mit den beiden SOI-Halbleiterschichtbereichen
um den Graben in Kontakt stehende Halbleiterleitungskanalschicht,
eine
auf einer Oberfläche
der Halbleiterleitungskanalschicht und auf einer SOI-Halbleiterschichtinnenfläche, die
den Graben definiert, ausgebildete obere Gate-Isolationsschicht
und
eine im Graben ausgebildete obere Gate-Elektrode, die eine
Bodenfläche
und eine Seitenfläche,
welche die obere Gateisolationsschicht abdeckt, besitzt und sich
auf diese Weise mit der Gate-Elektrode, Source-Elektrode und Drain-Elektrode
selbst ausrichtet.
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Das
vorstehend genannte Ziel wird ferner durch ein Verfahren zum Herstellen
eines Dualgatestruktur-Feldeffekttransistors erreicht, das die folgenden
Schritte umfasst:
Ausbilden eines Grabens in einem SOI-Substrat,
das ein Halbleiterträgersubstrat,
eine auf dem Trägersubstrat
ausgebildete eingebettete Isolationsschicht und eine auf der Isolationsschicht
ausgebildete SOI-Halbleiterschicht aufweist, so dass sich der Graben
von einer Oberfläche
des SOI-Substrates durch die SOI-Halbleiterschicht und die eingebettete
Isolationsschicht bis zum Halbleiterträgersubstrat erstreckt und dadurch
die SOI-Halbleiterschicht in zwei SOI-Halbleiterschichtbereiche
unterteilt, die eine Source-Elektrode und eine Drain-Elektrode bilden,
Ausbilden
einer Gate-Elektrode, die von einem Material mit geringem Widerstand
in einem Abschnitt des Grabens in Kontakt mit der eingebetteten
Isolationsschicht gebildet wird und sich dadurch mit der Source-Elektrode
und Drain-Elektrode
selbstausrichtet,
Ausbilden einer Gate-Isolationsschicht auf
der Gate-Elektrode,
die mit der eingebetteten Isolationsschicht um den Graben in Kontakt
steht,
Ausbilden einer Halbleiterleitungskanalschicht auf der
Gate-Isolationsschicht, die mit den beiden SOI-Halbleiterschichtbereichen
um den Graben in Kontakt steht,
Ausbilden einer oberen Gate-Isolationsschicht
auf einer Oberfläche
der Halbleiterleitungskanalschicht und auf einer SOI-Halbleiterschichtinnenfläche, die den
Graben definiert, und
Ausbilden einer oberen Gate-Elektrode
im Graben, so dass sie eine Bodenfläche und eine Seitenfläche aufweist,
die die obere Gate-Isolationsschicht abdeckt und sich auf diese
Weise mit der Gate-Elektrode, Source-Elektrode und Drain-Elektrode selbstausrichtet.
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Das
Verfahren zum Herstellen des Feldeffekttransistors umfasst des Weiteren
vor dem Ausbilden der oberen Gate-Elektrode das Ausbilden eines Gate-Extraktionsbereiches
auf dem SOI-Substrat, der mit dem Graben verbunden ist und eine Öffnung besitzt,
die sich bis zur Gate-Elektrode erstreckt, und das Auffüllen des
Gate-Extraktionsbereiches mit Elektrodenmaterial, um die obere Gate-Elektrode
zu bilden, die elektrisch an die Gate-Elektrode angeschlossen ist.
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Das
Verfahren zum Herstellen des Feldeffekttransistors umfasst ferner
vor der Ausbildung der oberen Gate-Isolationsschicht das Ausbilden
des Gate-Extraktionsbereiches durch Vorsehen eines Grabens an einer
Stelle, an der der obere Gate-Extraktionsbereich gegen die Gate-Elektrode
stößt oder diese überlagert,
so dass sich die obere Gate-Elektrode selbstausrichtet.
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Das
Verfahren zum Herstellen des Feldeffekttransistors umfasst des Weiteren
das Entfernen von anderen Abschnittes als der Source-Elektrode, Drain-Elektrode,
oberen Gate-Elektrode
und des Gate-Extraktionsbereiches bis auf die eingebettete Isolationsschicht,
um die Gate-Elektrode freizulegen.
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Da
durch die Ausbildung der Gate-Elektrode und der oberen Gate-Elektrode
eine Selbstausrichtung erreicht wird, ist nur ein fotolithografischer Schritt
erforderlich, wodurch der Herstellprozess vereinfacht und auf diese
Weise die kommerzielle Herstellung erleichtert wird, während gleichzeitig
die Kosten reduziert werden. Da ferner die Ausbildung der beiden
Gate-Elektroden selbstausrichtend ist, werden Fehler eliminiert,
die aus einer Maskenfehlausrichtung resultieren, so dass die Produktausbeute
verbessert wird. Des Weiteren macht es die Selbstausrichtung möglich, unter Anwendung
der gleichen lithografischen Merkmalsdimensionen eine kürzere Gatelänge zu erreichen,
wodurch die Leistung des Transistors verbessert wird.
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Weitere
Merkmale der Erfindung, deren Wesen und verschiedene Vorteile werden
deutlicher aus den beigefügten
Zeichnungen und der nachfolgenden detaillierten Beschreibung der
Erfindung. Von den Zeichnungen zeigen:
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Die 1(a)–1(h) Ansichten der Source- und Drain-Elektrode
auf jeder Seite des Halbleiterleitungskanales zur Verdeutlichung
der Struktur eines selbstausrichtenden Dualgate-Feldeffekttransistors
der Erfindung sowie der Herstellschritte des Transistors;
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die 2, 3 und 4 die Struktur und die Herstellschritte
eines anderen selbstausrichtenden Dualgate-Feldeffekttransistors
der Erfindung, wenn die Gate-Elektrode und obere Gate-Elektrode
miteinander in Verbindung stehen, wobei die 2(a), 3(a) und 4(a) Draufsichten
und die 2(b), 3(b) und 4(b) sowie die 2(c), 3(c) und 4(c) Schnittansichten
entlang den Linien IIb-IIb, IIIb-IIIb und IVb-IVb sowie den Linien IIc-IIC,
IIIc-IIIc und IVc-IVc der 2(a), 3(a) und 4(a) sind;
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die 5, 6 und 7 die Struktur sowie Herstellschritte noch
eines anderen selbstausrichtenden Dualgate-Feldeffekttransistors der Erfindung,
bei dem die Gate-Elektrode und die obere Gate-Elektrode separate
externe elektrische Anschlüsse
besitzen, wobei die 5(a), 6(a) und 7(a) Draufsichten
und die 5(b), 6(b) und 7(b) sowie die 5(c), 6(c) und 7(c) Schnittansichten
entlang den Linien Vb-Vb, VIb-VIb und VIIb-VIIb sowie den Linien
Vc-Vc, VIc-VIc und VIIc-VIIc der 5(a), 6(a) und 7(a) zeigen.
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1 zeigt Schnittansichten zwischen der Source-
und Drain-Elektrode auf jeder Seite des Halbleiterleitungskanales
zur Verdeutlichung der Struktur des selbstausrichtenden Dualgate-Feldeffekttransistors
der Erfindung sowie der Herstellschritte des Transistors. Bei dem
gezeigten Transistor handelt es sich um einen n-Kanal-Dualgate-Feldeffekttransistor
aus Silicium, der eine SOI(Halbleiter auf Isolator)-Halbleiterschicht 3,
einen Graben 4, der sich von der Oberfläche der SOI-Halbleiterschicht 3 nach unten
und durch eine eingebettete Isolationsschicht 2 bis zu
einem Halbleiterträgersubstrat 1 erstreckt, eine
Gate-Elektrode 5 aus Einkristallsilicium, eine Gate-Isolations-schicht 6 aus
Siliciumoxid, eine Halbleiterleitungskanalschicht 8 aus
rekristallisiertem Silicium, eine obere Gate-Isolationsschicht 9 aus
Siliciumoxid und eine obere Gate-Elektrode 10 aus polykristallinem
Silicium umfasst.
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1(a) zeigt ein Ausführungsbeispiel eines SOI-Substrates des Feldeffekttransistors
der Erfindung, das das Trägersubstrat 1 aus
Einkristallsilicium, die Isolationsschicht 2 aus Siliciumoxid
und die SOI-Halbleiterschicht 3 aus Einkristallsilicium
umfasst. Das SOI-Substrat kann über
ein herkömmliches
Verfahren hergestellt werden. Während
dieses Beispiel in Verbindung mit einem n-Kanal-Transistor beschrieben
wird, handelt es sich bei der SOI-Halbleiterschicht 3,
die die Source- und Drain-Elektrode bildet, um hochkonzentriertes
Einkristallsilicium vom n-Typ mit geringem Widerstand und bei dem
Trägersubstrat 1 um
p-Typ-Silicium.
Im Falle eines p-Kanal-Transistors findet hochkonzentriertes Einkristallsilicium
vom p-Typ für
die SOI-Halbleiterschicht 3 und Einkristallsilicium
vom n-Typ für
das Trägersubstrat 1 Verwendung.
Wenn n-Kanal- und p-Kanal-Transistoren
zusammen vorhanden sind, wird die selektive Zugabe von Verunreinigungen
dazu benutzt, um die SOI-Halbleiterschicht 3 im
n-Kanal-Transistorbereich aus hochkonzentriertem Einkristallsilicium
vom n-Typ sowie den Abschnitt derselben, der mit der eingebetteten
Isolationsschicht 2 auf dem Trägersubstrat 1 in Kontakt
steht, aus Einkristallsilicium vom p-Typ auszubilden sowie die SOI-Halbleiterschicht 3 im
p-Kanal-Transistorbereich aus hochkonzentriertem Einkristallsilicium
vom p-Typ sowie das Halbleiterträgersubstrat 1 aus
Einkristallsilicium vom n-Typ
zu formen. Wenn die eingebettete Isolationsschicht 2 nach dem
Prozessschritt der 1(b) zurückbleibt, findet eine selektive
Zugabe von Verunreinigungen Verwendung, um die SOI-Halbleiterschicht
im n-Kanal-Transistorbereich aus hochkonzentriertem Einkristallsilicium
vom n-Typ und die SOI-Halbleiterschicht im p-Kanal-Transistorbereich
aus hochkonzentriertem Einkristallsilicium vom p-Typ auszubilden.
In diesem Fall kann es sich bei dem Halbleiterträgersubstrat 1 entweder
um ein solches vom n-Typ oder um ein solches vom p-Typ handeln.
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Wie
in 1(b) gezeigt, wird als nächstes der
Abschnitt der SOI-Halbleiterschicht 3 und eingebetteten
Isolationsschicht 2, der das Gate bildet, von dem sich
nach unten bis zum Trägersubstrat 1 erstreckenden
Graben 4 entfernt. Die Erfindung kann auch bei einem Fall
Anwendung finden, bei dem der Abschnitt der eingebetteten Isolationsschicht,
an dem das Gate ausgebildet werden soll, nicht vollständig entfernt
wird, so dass das Trägersubstrat 1 nicht
freiliegt.
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Die
SOI-Halbleiterschicht 3 wird durch die Ausbildung des Grabens 4 in
zwei Bereiche 3a und 3b unterteilt. Zur Ausbildung
der Gate-Elektrode 5 im Abschnitt des Grabens 4,
der mit der eingebetteten Isolationsschicht 2 in Kontakt
steht, wird, wie in 1(c) gezeigt,
Material mit geringem Widerstand verwendet. Die Gate-Elektrode 5 wird
mit einer Dicke geformt, mit der sie gegenüber den Bereichen 3a, 3b der
SOI-Halbleiterschicht 3 isoliert ist, wenn die Gate-Isolationsschicht 6 im
nächsten
Schritt ausgebildet wird. In diesem Beispiel, in dem ein n-Kanal-Transistor
hergestellt wird, wird beginnend von dem im Schritt der 1(b) freigelegten Halbleiterträgersubstrat 1 die
Gate-Elektrode 5 durch
epitaxiales Wachsenlassen von Einkristallsilicium vom n-Typ mit
geringem Widerstand mit hoher Konzentration ausgebildet. Gleichzeitig
lässt man
eine Schicht aus Einkristallsilicium 7 vom n-Typ mit geringem Widerstand
und hoher Konzentration auf epitaxiale Weise auf den SOI-Halbleiterschichtbereichen 3a und 3b wachsen,
so dass die Dicke der SOI-Halbleiterschichtbereiche 3a und 3b mit
niedrigem Widerstand und hoher Konzentration durch einen Betrag
erhöht wird,
der der Dicke der Gate-Elektrode 5 entspricht. Bei diesem
Beispiel befinden sich die Gate-Elektrode 5 und
das Trägersubstrat 1 in
Kontakt. Wenn jedoch ein Halbleiter vom p-Typ für das Trägersubstrat 1 ausgewählt wird,
sind die Gate-Elektrode und das Trägersubstrat über einen
pn-Übergang
elektrisch isoliert. Wenn im Schritt der 1(b),
der zur Ausbildung des Grabens 4 benutzt wird, nicht die
gesamte eingebettete Isolationsschicht 2 entfernt wird,
können die
Gate-Elektrode und das Trägersubstrat
elektrisch isoliert sein. Es ist jedoch schwierig, die Gate-Elektrode
aus Einkristallsilicium zu formen. Selbst in diesem Fall kann jedoch
die Gate-Elektrode
auf der eingebetteten Isolationsschicht aus polykristallinem Silicium,
das einfach auszubilden ist, oder aus Metall oder aus einer planaren
Laminierung von beiden bestehen.
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Nachdem
die Gate-Elektrode 5 auf diese Weise ausgebildet ist, wird
die Gate-Isolationsschicht 6 auf der Gate-Elektrode geformt,
wie in 1(d) gezeigt. Die Gate-Isolationsschicht 6 wird
so ausgebildet, dass sie mit der eingebetteten Isolationsschicht 2 um
den Graben 4 herum in Kontakt steht und die Gate-Elektrode
gegenüber
den SOI-Halbleiterschichtbereichen 3a und 3b elektrisch
isoliert. Eine Isolationsschicht wird nicht auf den Seitenwänden der
SOI-Halbleiterschichtbereiche im Graben 4 ausgebildet.
Bei diesem Beispiel wird Einkristallsilicium vom n-Typ mit hoher
Konzentration der Gate-Elektrode oxidiert, um eine Gate-Isolationsschicht
aus Siliciumoxid zu bilden. Gleichzeitig wird eine Isolationsschicht 7 aus
Siliciumoxid auf den SOI-Halbleiterschichtbereichen 3a und 3b ausgebildet.
Eine Oxidationsverhinderungsschicht, wie aus Siliciumnitrid o. ä., wird
vorher auf den Seitenwänden
der SOI-Halbleiterschicht 3 ausgebildet, so dass die Seitenwände der
SOI-Halbleiterschicht
nicht oxidiert werden. Nach der Oxidation wird die Oxidationsverhinderungsschicht
von den Seitenwänden
entfernt.
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Wie
in 1(e) gezeigt, wird dann die
Halbleiterleitungskanalschicht 8 auf der Oberseite der Gate-Isolationsschicht 6 ausgebildet,
um die beiden SOI-Halbleiterschichtbereiche 3a und 3b elektrisch miteinander
zu verbinden. Wenn einer der SOI-Halbleiterschichtbereiche 3a und 3b eine
Source-Elektrode 25 [1(h)]
und der andere eine Drain-Elektrode 26 [1(h)] bildet, wird eine Feldeffekttransistorstruktur
geformt, in der die Halbleiterleitungskanalschicht 8 und
die Gate-Elektrode 5 selbstausgerichtet sind. In diesen
Beispielen besteht die Halbleiterleitungskanalschicht 8 aus
kristallinem Silicium, das durch Verwendung der SOI-Halbleiterschicht
als Keim im Festphasenwachstum zur Rekristallisation von amorphen
Silicium, das auf der Gate-Isolationsschicht 6 abgeschieden
wurde, ausgebildet wird. Gleichzeitig wird amorphes Silicium auf
der SOI-Halbleiterschicht
abgelagert. Da es jedoch nicht mit dem Einkristallsilicium in Kontakt
steht, das den Rekristallisationskeim bildet, wird es polykristallin.
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Wie
in 1(f) gezeigt, wird dann die
obere Gate-Isolationsschicht 10 über der
Oberseite der Halbleiterleitungskanalschicht 8 und den
Innenwänden
der SOI-Halbleiterschichtbereiche 3a und 3b,
die den Graben 4 bilden, ausgebildet. Bei diesem Beispiel
werden die Oberseite der Halbleiterleitungskanalschicht 8 aus
kristallinem Silicium und die Innenwände der SOI-Halbleiterschichtbereiche 3a und 3b aus
Einkristallsilicium vom n-Typ mit hoher Konzentration oxidiert,
um die obere Gate-Isolationsschicht 10 aus Siliciumoxid
zu formen. Das polykristalline Silicium auf dem SOI-Halbleiterschichtbereich 3a und 3b wird
ebenfalls zur gleichen Zeit oxidiert, um eine Isolationsschicht
zu bilden.
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Wie
in 1(g) gezeigt, wird als nächstes eine
obere Gate-Eelktrode 11 auf dem Abschnitt der oberen Gate-Isolationsschicht 10 ausgebildet,
der das Innere des Grabens 4 abdeckt. Mit diesem Schritt
wird eine Dualgate-Feldeffekttransistorstruktur
geformt, in der die Gate-Elektrode 5 und
die obere Gate-Elektrode 11 selbstausgerichtet sind. In
diesem Beispiel wird polykristallines Silicium vom n-Typ mit geringem
Widerstand und hoher Konzentration über der gesamten Fläche und
dem entfernten Niveauflächenabschnitt
erzeugt und nur der Abschnitt des polykristallinen Siliciums vom
n-Typ mit hoher Konzentration im Graben 4 zur Ausbildung
der oberen Gate-Elektrode 11 zu rückgelassen. Die obere Gate-Elektrode 11 kann
aus polykristallinem Silicium, Metall oder einer planaren Laminierung
von beidem geformt werden.
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Schließlich werden
die Abschnitte, die nicht benötigt
werden und bei denen es sich um die anderen Abschnitte als die Transistorelementbereiche handelt,
bis zur eingebetteten Isolationsschicht 2 nach unten entfernt,
wodurch die benachbarten Transistorelemente durch die eingebettete
Isolationsschicht 2 dazwischen elektrisch isoliert werden.
Es wird somit ein sich selbst ausrichtender Dualgate-Feldeffekttransistor
erhalten, in dem von den SOI-Halbleiterschichtbereichen 3a und 3b,
die durch die Gate-Elektroden 5 und 11 getrennt
sind, ein SOI-Halbleiterschichtbereich 3a eine Source-Elektrode 25 und
der andere SOI-Halbleiterschichtbereich 3b eine Drain-Elektrode 26 bilden.
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Die 2, 3 und 4 zeigen ein Beispiel der Struktur eines
selbstausrichtenden Dualgate-Feldeffekttransistors der Erfindung,
bei dem die Gate-Elektrode 5 und die obere Gate-Elektrode 11 elektrisch miteinander
verbunden sind, und eines Ausbildungsverfahrens für einen
Gate-Extraktionsbereich.
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2 zeigt die Schritte des Prozesses entsprechend
dem in 1(b) dargestellten Schritt,
die das Ausbilden eines einheitlichen Grabens auf dem SOI-Substrat
umfassen, wobei dieser Graben die Positionen, an denen ein Gate-Elektrodenausbildungsbereich 21 und
ein Gate-Extraktionsbereich 22 ausgebildet werden, verbindet
und die SOI-Halbleiterschicht 3 in
zwei Bereiche 3a und 3b unterteilt. 2(a) ist eine Draufsicht des vorstehenden, 2(b) ist eine Schnittansicht entlang Linie IIb-IIb
in 2(a), und 2(c) ist eine Schnittansicht entlang Linie IIc-IIc
in 2(a).
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Um
das Verständnis
der Zeichnung einfacher zu machen, ist der Gate-Bereich breiter
ausgebildet als in 1(a) (dies betrifft auch die
hiernach folgenden Schnittansichten der 3–7).
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Als
nächstes
lässt man
zur Ausbildung der Gate-Elektrode 5 im integrierten Graben
Einkristallsilicium vorn n-Typ mit geringem Widerstand und hoher Konzentration
epitaxial wachsen, wonach dann die Gate-Elektrode 5 und
die SOI-Halbleiterschicht 3 mit Isolationsschichten 6 und 7 aus
Siliciumoxid abgedeckt werden, wie in 3 gezeigt.
Eine Kanalschicht 8 wird dann auf der Isolationsschicht 6 ausgebildet,
um die beiden SOI-Halbleiterschichtbereiche 3a und 3b,
die den Graben bilden, elektrisch zu verbinden. Dann wird eine polykristalline
Schicht 9 auf der Isolationsschicht 7 ausgebildet.
Wie in der Draufsicht von 3(a) und
der Schnittansicht von 3(c) gezeigt,
wird ein Abschnitt des Gate-Extraktionsbereiches 22 entfernt,
um eine Öffnung 23 zu
bilden, die einen Teil der Gate-Elektrode 5 freilegt. 3(b) ist eine Schnittansicht entlang Linie IIIb-IIIb von 3(a).
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Wie
in 4(c) gezeigt, werden als nächstes die Öffnung 23,
der Gate-Elektroden-Ausbildungsbereich 21 und der Gate-Extraktionsbereich 22 mit Gate-Elektroden-Material
gefüllt.
Auf diese Weise wird auch eine selbstausrichtende Ausbildung der oberen
Gate-Elektrode 11, die mit der Gate-Elektrode 5 im integrierten
Graben elektrisch verbunden ist, erreicht. Die Gate-Elektrode 5 und
die obere Gate-Elektrode 11 können elektrisch
verbunden werden, indem eine Verdrahtungsleitung vom Gate-Extraktionsbereich 22 der
oberen Gate-Elektrode 11 an eine externe Schaltung angeschlossen
wird. 4(a) ist eine Draufsicht der
beiden auf diese Weise ausgebildeten Elektroden, und 4(b) ist eine Schnittansicht entlang IVb-IVb von 4(a). Mit 25 ist die Source-Elektrode
bezeichnet, während
mit 26 die Drain-Elektrode bezeichnet ist.
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Wie
man aus dem vorstehenden entnehmen kann, ist der vom selbstausrichtenden
Dualgate-Feldeffekttransistor dieser Erfindung bedeckte Bereich
der gleiche wie bei einem Feldeffekttransistor, der nur ein oberes
Gate besitzt, des Standes der Technik. Somit macht es die Verwendung
der Dualgatestruktur möglich,
einen Anstieg in der vom Feldeffekttransistor besetzten Fläche zu verhindern.
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Die 5, 6 und 7 zeigen ein Ausführungsbeispiel der Struktur
des selbstausrichtenden Dualgate-Feldeffekttransistors der Erfindung,
bei dem die Gate-Elektrode und die obere Gate-Elektrode separat
an eine externe Schaltung angeschlossen sind, sowie ein Beispiel
eines Ausbildungsverfahrens für einen
Gate-Extraktionsbereich. Wie bei dem in 1 gezeigten
Beispiel wird ein Graben auf dem SOI-Substrat einstückig mit dem Gate-Elektrodenausbildungsbereich 21 und
dem Gate-Extraktionsbereich 22 ausgebildet, wobei die SOI-Halbleiterschicht in
die beiden Bereiche 3a und 3b unterteilt wird.
Die Gate-Elektrode 5 wird dann im Graben ausgebildet, indem
man Einkristallsilicium vom n-Typ mit geringem Widerstand und hoher
Konzentration epitaxial wachsen lässt, wonach die Gate-Elektrode 5 und
die SOI-Halbleiterschichtbereiche 3a und 3b mit
Isolationsschichten 6 und 7 aus Siliciumoxid abgedeckt werden.
Durch nachfolgendes Ausbilden einer Kanalschicht 8 auf
der Isolationsschicht 6 wird der obere Gate-Extraktionsbereich 24 als
Graben bis zur Oberseite der eingebetteten Isolationsschicht 2 nach
unten geführt.
Der Extraktionsbereich 24 für das obere Gate wird so ausgebildet,
dass er gegen den Gate-Elektroden-Ausbildungsbereich 21 stößt oder diesen überlappt.
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5(a) ist eine Draufsicht auf die Grabenbildung
der Gate-Extraktionsbereiche 22 und 24, während 5(b) eine Schnittansicht entlang Linie Vb-Vb in 5(a) ist.
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Nachdem
der integrierte Graben, der die Bereiche 21, 22 und 24 umfasst,
mit der oberen Gate-Isolationsschicht 10 bedeckt worden
ist, wird er mit Gate-Elektrodenmaterial gefüllt, wie in 6 gezeigt.
Infolgedessen wird eine Selbstausrichtung der oberen Gate-Elektrode 11 mit
dem Gate-Elektroden-Ausbildungsbereich 21, dem Gate-Extraktionsbereich 22 und
dem oberen Gate-Extraktionsbereich 24 erzielt.
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Wie
in 7 gezeigt, werden schließlich andere
Abschnitte als die Source-Elektrode 25, Drain-Elektrode 26,
der Gate-Elektroden-Ausbildungsbereich 21 und der obere
Gate-Elektroden-Extraktionsbereich 24 bis
zur eingebetteten Isolationsschicht 2 nach unten entfernt,
so dass auf diese Weise die Gate-Elektrode 5 des Gate-Extraktionsbereiches 22 auf
selbstausrichtende Weise freigesetzt wird. Die Gate- Elektrode 5 und
obere Gate-Elektrode 11 können jeweils an eine externe
Schaltung angeschlossen werden, indem der auf diese Weise ausgebildete
Gate-Extraktionsbereich 22 und obere Gate-Extraktionsbereich 24 jeweils
mit einer Verdrahtungsleitung an eine externe Schaltung angeschlossen
wird.
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Bei
dem vorstehend beschriebenen selbstausrichtenden Dualgate-Feldeffekttransistor der
Erfindung wird durch die Überlappung
der Gate-Elektrode und des oberen Gate-Extraktionsbereiches die
erforderliche Fläche
minimiert. Dies macht es ferner möglich, die parasitäre Kapazität zwischen
der Gate-Elektrode und der oberen Gate-Elektrode, die zu einem Problem
wird, wenn unterschiedliche Signalspannungen an die Gate-Elektroden
gelegt werden, zu minimieren.
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Aus
Vorstehendem wird deutlich, dass es durch Fokussierung auf die Tatsache,
dass selbst bei Unterteilung des Gates in Vertikalrichtung in zwei
die Source-Elektrode und Drain-Elektrode
noch einen Satz bilden, und durch die Umkehr des Verfahrens des
Standes der Technik durch Ausbildung der Source-Elektrode und Drain-Elektrode
zuerst und danach Ausbildung des oberen und unteren Gates und Grabens
in Ausrichtung hiermit es möglich
war, einen Dualgate-Feldeffekttransistor unter Anwendung eines einzigen
fotolithografischen Schrittes zu verwirklichen, der selbstausrichtend
ist. Hierdurch wird der Herstellprozess vereinfacht, und es wird
möglich
gemacht, Dualgate-Feldeffekttransistoren auf kommerzielle Weise
herzustellen. Da darüber
hinaus die beiden Gates durch Selbstausrichtung ausgebildet werden,
werden aus einer Maskenfehlausrichtung resultierende Fehler eliminiert,
und die Produktausbeute wird verbessert. Des Weiteren macht es die Selbstausrichtung
möglich,
unter Anwendung der gleichen Lithografiemerkmalabmessung eine kürzere Gate-Länge zu erreichen.
Infolgedessen wird die Leistung des Transistors verbessert und werden
die Source/Drain-Elektroden und Gate-Elektroden überlagert, wodurch die parasitäre Kapazität minimiert und
die Herstellung von Transistoren ermöglicht wird, die eine stabile
Hochgeschwindigkeitsfunktion besitzen.