JPH10505957A - ストリンガが固定された集積回路コンタクト - Google Patents

Abstract

(57)【要約】 コンタクトホール（４４）の側壁に強く密着したストリンガ（４２）を有する大型寸法のコンタクトを提供する。コンタクトホール（４４）は外側に突出する溝（４０）を有するパターン処理された周囲を有するように製作する。溝は少なくとも１方向に最小コンタクト寸法に等しいサイズを有して、溝領域内までのステップカバレッジを確実に良好なものにする。溝（４０）は側壁の表面積を増大させて密着度を高めることによってストリンガ（４２）をコンタクトホール（４４）の側壁につなぎとめ、ストリンガ（４２）から応力を溝の領域に分散させて、ステップカバレッジの良好な溝（４０）を提供する。

Description

【発明の詳細な説明】 ストリンガが固定された集積回路コンタクト 技術の分野 本発明は、集積回路コンタクトの構造に関し、かつ特にそのうち比較的寸法の 大きいものに関する。 背景技術 シリコン集積回路は、シリコン基板内に作られる活性装置領域からなり、この 活性装置領域は活性領域を取囲みシリコン基板上に配置され絶縁体によって相互 に分離される。分離された装置は絶縁体上に作られる導電膜トレースによって相 互接続されて電気回路を構成する。分離された活性装置は基板から導電膜トレー スへコンタクトによって接合される。 この様子を図１に見ることができる。図１には、ＣＭＯＳインバータのトラン ジスタ模式図を示し、同インバータは、ＮＭＯＳ強化モードトランジスタ５９と 、ＰＭＯＳ強化モードトランジスタ５７と、４つの導電トレース、すなわち基準 接地トレースＶｓｓ５１、電源トレースＶｃｃ５５、入力信号トレースＩＮ５３ および出力信号トレースＯＵＴ６０を有する。これらのトランジスタは両方とも それぞれのゲートで入力信号５３に結合される。電源Ｖｃｃ５５はコンタクトポ イント６４でＰＭＯＳトランジスタ５７の電源電極に接続されており、かつ基準 接地Ｖｓｓ５１はコンタクトポイント６１でＮＭＯＳトランジスタ５９の電 源電極に接続されている。ＮＭＯＳトランジスタ５９およびＰＭＯＳトランジス タ５７はともにそれぞれコンタクトポイント６２および６３で出力信号ＯＵＴ６ ０に接続される。コンタクトポイント６１から６４は、個々の導電トレースと活 性領域トランジスタとを電気的に結合する働きをし、インバータ回路を構成して いる。 図２には、ゲート入力信号ＩＮ５３により分離されかつｐウェル６５内に作ら れるｎ型電極６７からなるＮＭＯＳトランジスタ５９を示す。ＮＭＯＳトランジ スタ５９の電源電極はコンタクト６１に沿ってＶｓｓ５１に接続され、そのドレ イン電極はコンタクト６２により信号ＯＵＴ６０に接続される。同様に、ＰＭＯ Ｓトランジスタ５７はｎウェル６１内に作られかつ同じゲート入力信号ＩＮ５３ により分離されるｐ型電極５１から構成される。ＰＭＯＳトランジスタ５７の電 源電極はコンタクト６４に沿ってＶｃｃ５５に接続されかつコンタクト６３に沿 って出力信号ＯＵＴ６０に接続される。 図３を参照して、ＮＭＯＳトランジスタ５９およびＰＭＯＳトランジスタ５７ はＰ基板７０内に活性領域を構成する膜の層として規定されている。ＮＭＯＳト ランジスタ５９は、入力ゲート５３により分離されかつｐウェル６５内に作られ るｎ型電源電極６７ａとｎ型ドレイン電極６７ｂとからなる。ＰＭＯＳトランジ スタ５７はｎウェル６９内に作られかつ入力ゲート電極５３により分離されるｐ 型電 源電極７１ｂとｐ型ドレイン電極７１ａとからなる。ＰＭＯＳトランジスタ５７ およびＮＭＯＳトランジスタ５９は、フィールド酸化物７５により相互に分離さ れ、双方ともにそのドレイン、ゲート、およびソース電極上にシリサイドの薄膜 ７７を有してコンタクト抵抗を低減するようになっている。二酸化シリコン絶縁 体の層７３がトランジスタ５９および５７両方を覆いかつさらにこれらを分離す る。 マスキング工程を用いて、図４に示すとおり、二酸化シリコン７３にその表面 からトランジスタ５９および５７それぞれの各電極６７および７１まで貫通する ビアまたはコンタクトホール７２を設ける。傾斜したスロープを有するビアでは ステップカバレッジが向上するが、先進のリソグラフィパターン形成技術ではコ ンタクトサイズを小さくすることが重要な要素となってきているので、ここでは 垂直のビア７２を示す。次にＣＶＤタングステン７９等の導体で二酸化シリコン ７３を覆う。タングステン７９を用いるのは、タングステンが導電膜トレースを 構成するアルミニウム等の金属とシリコン電極６７および７１との間の良好なコ ンタクトバリアとして作用し、また良好な配線充填物としての働きもあるため金 属のステップカバレッジが向上するからである。 次にタングステン７９をエッチバックして図５に示すように二酸化シリコン７ ３と同一表面に形成する。二酸化シリコン７３に囲まれたタングステン７９は、 図１および図 ２に示すコンタクト６１から６４を形成する。最後に、図１および図２に示すと おり、アルミニウム等の金属を用いて３つの導電膜トレース５１、６０および５ ５をコンタクト６１から６４の上に重ねて形成しラインＶｓｓ、ＯＵＴ、および Ｖｃｃをそれぞれ形成する。 図７を参照して、半導体コンタクトの構造をクローズアップで見ると、シリコ ン基板本体１２上に二酸化シリコン絶縁体１３の層があり、垂直コンタクトホー ル１１がこの二酸化シリコン絶縁体１３内に形成されている。ＣＶＤタングステ ン１５が二酸化シリコン絶縁体１３を覆いかつコンタクトホールキャビティ１５ 内にも存在する。タングステン１７は図８に示すとおりビアまたはコンタクト１ ９のみを残すようにエッチバックされる。 タングステンがコンタクトウィンドウの側壁を十分にカバーしかつまわりを取 り巻く二酸化シリコン絶縁体と比較的同一な表面を構成するように、コンタクト ホールへの配線ステップカバレッジを良好にすることが重要である。さもなけれ ば、コンタクトが形成する活性装置領域への導電路が貧弱なものになったり、コ ンタクトの表面上の凸凹がぞれ以降の処理での膜層形成工程において増幅されて しまい、コンポーネントの歩留りが低くなる可能性がある。したがって、タング ステンをエッチバックした後にコンタクトの充填が完全になるようにコンタクト を十分小さくする必要がある。結果として、図９に示すとおりコンタクトは すべて少なくとも１方向に最小寸法に形成することがレイアウトの要件となる。 図９に示されるコンタクト２１および２３の上面図では、これらのコンタクトは それぞれ幅が同じ寸法のｗおよびＷであるが、長さはそれぞれ異なる寸法の１と Ｌになっている。幅を共通の最小寸法にすることで、確実にステップカバレッジ を良好にすることができる。 図１０は、シリコン基板２６上に形成されかつタングステン２５の層により覆 われる、それぞれ異なる幅Ｗ１およびＷ２の２つのコンタクトホール２７および ２９の一部切り取った部分を立体的に示す図である。タングステン２５をエッチ バックした後、図１１に示すとおり小さい方の幅Ｗ１のコンタクトにおけるタン グステン２５がコンタクトホール２７の側壁を完全に覆い、良好な配線ステップ カバレッジが得られていることがわかる。しかしながら、大きい方の幅Ｗ２のコ ンタクトでは、タングステン２５をエッチバックしたことによってコンタクトホ ール２９の側壁に沿って残留ストリンガ３１が形成されていることがわかる。し たがって、少なくとも１方向の物理的寸法が数ミクロン以上の比較的大きな寸法 のコンタクトを先行技術の方法で形成した場合、図１２に示すとおり長いタング ステンのストリンガ３７がコンタクトホール側壁３５の周囲に沿って発生するこ とになる。膜による圧力に差があるため、タングステンストリンガ３７は全体的 にまたは部分的に側壁３５から分離し持ち上がってウエハ表面のどこかに再び付 着 して装置を不良にする可能性がある。 結果として、通常最小サイズのコンタクトのみをシリコン集積回路に用い、よ りサイズの大きいコンタクトは並べて配置した複数のコンタクトウィンドウとし て形成する。最小サイズのコンタクトはコンタクトが形成される集積回路におい て用いられるパターン形成技術の最小解像能力によって一般に決定され、通常は サブミクロンの範囲であることから、こうすることによって可能な最小装置サイ ズを得ることができる。 最小寸法のコンタクトのみを用いて回路をレイアウトする場合には通常問題は ないが、ある種のテスト用構造物、プロセスモニタのフィーチャー、および写真 処理の補助具のレイアウトは、最小寸法のコンタクトだけではできない。たとえ ば、コンタクトエッチングプロセスモニタが最小コンタクトサイズよりも大きい スポットサイズのコンポーネントを有する場合がある。また、写真アライメント のツールの中にはアライメントを行なうのに大きな寸法のフィーチャーをウエハ 上にプリントする必要があるものもある。またこの他アライメント用ツールには 先にプリントしたアライメントキーの上のレジストを取除く必要があるものもあ る。これは、そのアライメントキー上のかなりの面積にあるレジストを取除くこ とによって行なう。また、プロセスフローの中にコンタクトに「プラグ」をイン プラントする工程が含まれていれば、そのインプラントのプロファイ ルをモニタするために広がり抵抗構造を設けることが一般的である。広がり抵抗 構造では１００ミクロンを超えるフィーチャーを測定する必要が生じる。 これら大型のコンタクトジオメトリーがフォトマスクまたはウエハ上に含まれ ている場合には、先ほど述べたようなストリンガが生じ、コンタクトウィンドウ の側壁から持ち上がって不良の原因となる可能性がある。 本発明の目的は、コンタクトウィンドウの側壁からのストリンガの分離および 離脱を低減する大きな寸法のコンタクト構造を提供することである。 発明の開示 上記の目的は、ストリンガのコンタクトウィンドウ側壁に対する付着度を向上 させる一方ストリンガにかかる応力を低減する大きな寸法のコンタクト構造にお いて達成される。周囲が滑らかな途切れのない直線で作られる先行技術の大型コ ンタクトとは違い、本発明による大型コンタクトはその周囲に沿って分散した溝 のある櫛型のパターンを取入れている。この溝のあるパターンは側壁の表面積を 増大させてストリンガの側壁に対する付着度を高めることによってストリンガを 側壁に引き留めておく役割をする。さらに、この溝のあるパターンによってスト リンガには外向きに突出した部分ができ、この部分がストリンガ本体に与えられ るあらゆる応力を低減する働きをする。 コンタクトウィンドウ側壁からのストリンガの分離およ び離脱をさらに低減するため、この溝のあるパターンは少なくとも一横方向に好 ましくは０．２μｍから１．０μｍの最小寸法を有するようにする。ただし、こ の最小寸法はこのコンタクトを使用する集積回路の製作で膜層のパターン形成の 際に使用するリソグラフィ技術によって許容可能な最小寸法に一般に規定する。 このような最小寸法溝付きパターンを取入れたコンタクトではコンタクトウィン ドウの溝付パターンの中までステップカバレッジが向上し、それによりストリン ガのコンタクトホール側壁への付着度が増す。これによってストリンガをコンタ クトウィンドウ側壁に引き留めておく溝パターンの能力が強化される。 図面の簡単な説明 図１は先行技術のＣＭＯＳインバータ回路の模式図である。 図２は図１の模式図の平面レイアウトを示す図である。 図３から図６は、図１のＣＭＯＳインバータを形成するシリコンレベルでコン タクトを作る先行技術の方法を示す図である。 図７から図９は、先行技術のコンタクト製作方法を示す図である。 図１０は先行技術の、幅が異なる２つのコンタクトを製作する際のプロセスス テップを示す斜視図である。 図１１は図１０に示すプロセスステップにより形成されるコンタクトの斜視図 である。 図１２は、先行技術の大型コンタクトホールの平面図であり、残留ストリンガ がその周囲側壁に沿って存在するところを示す図である。 図１３は本発明によるコンタクトを製作するための大型コンタクトホールの斜 視図である。 図１４は図１３のコンタクトホールにタングステンからなるブランケット層を 加えたものを示す図である。 図１５は本発明に従う溝によってコンタクトホール側壁に付着した残留ストリ ンガを示すコンタクトの斜視図である。 図１６は本発明に従う２つの大型コンタクトの平面図である。 図１７は本発明の好ましい実施例によるコンタクトの上面図である。 図１８は図１７のコンタクトの側壁をクローズアップして見せる図である。 発明を実施するベストモード 図１３を参照して、コンタクトホール４４は基板本体３６内の活性領域３４上 の絶縁材料３２内に形成される。コンタクトホール４４の外周をパターン処理し て絶縁体材料３４内に切込むコンタクトホールの中心領域から離れる方向に外向 きに突出した溝を形成する。図１４に示すとおり、導電材料、好ましくはタング ステン３８が絶縁体材料３２上でかつ活性領域３４上のコンタクトホール内に置 かれ、 コンタクトホールの内側キャビティとパターン処理された溝の領域を充填する。 タングステン３８は次にエッチバックされて、溝領域４０を充填し、かつ図１５ に示すとおり絶縁体３２の側壁に接し、コンタクトホールの内周に沿ったストリ ンガ４２を形成する。溝４０はコンタクトホールの側壁の表面積を増大させる。 表面積が増大するとストリンガ４２の側壁に対する付着度が増大する。さらに、 溝４０は、ストリンガ４２にかかるあらゆる応力をその外へ延びる溝４０へ分配 する働きをし、これによってストリンガ４２はより高いレベルの応力を耐えるこ とができる。 図１６を参照して、本発明に従い可能な２つの溝パターンを示す。一方の溝４ １はコンタクトの周囲に沿って溝が不規則に分布したパターンを有し、もう一方 の３９は溝規則的に分布したパターンを示す。溝のパターンをコンタクトの周囲 に沿って置くことは発明において決定的な要素ではないが、好ましくはこの溝の パターンが、少なくとも１つの横に延びる方向ＸまたはＹに最小コンタクト寸法 に等しい寸法を有するように製作される。これによってコンタクトの溝領域内ま でのステップカバレッジが確実に良好なものとなり、さらにはコンタクトウィン ドウの側壁に対するストリンガの付着度が強化される。最小コンタクト寸法は、 そのコンタクトを製作する集積回路の製作に使用されるパターン処理技術の最小 解像能力によって決まる。 図１７を参照して、好ましい実施例に従う矩形壁構成を 有するコンタクト４９では、タングステンストリンガ４３がコンタクトの側壁に 付着しているのがわかる。コンタクト４９はその全周囲に沿って均等に分布した 直線の切込みパターン４５を有する。 図１８を参照して、この直線の切込み４５は幅がＷ３で長さがＬ３でありかつ 間隔ＧＡＰによって分離されている。幅Ｗ３は最小コンタクト寸法と等しくなる ようにされており、タングステン４３は切込み領域４７において良好なステップ カバレッジを示す。好ましくは、隣接する切込み４５を分離するこのＧＡＰは切 込み４５の幅Ｗ３の２倍から１０倍に等しい長さで、かつ長さＬ３は最小コンタ クトサイズの４倍より大きくされ、これによって良好な密着領域と応力分散能力 が得られる。

Claims (1)

1. 【特許請求の範囲】 １．半導体コンタクト構造であって、 基板と膜層とを含む多層構造を有する半導体本体を含み、前記基板および膜層 の各々が対向する主表面を有し、前記基板の対向する主表面が前記膜層の対向す る主表面に隣接して配置され、前記基板が活性領域を有し、前記本体が前記活性 領域から延びて前記基板に対向して位置決めされた前記膜層の対向する主表面に 配置されたアパチャで終わりとなるビアを含み、前記ビアが前記対向する主表面 に対し直角をなして延びる軸を中心に配置されたパターン処理された周囲を有し 、前記パターン処理された周囲が前記軸から外に延びる間隔を開けた溝のある突 出部を有する、半導体コンタクト構造。 ２．前記溝のある突出部の第１の対の間の間隔が前記溝のある突出部の第２の対 の間の間隔とは異なる、請求項１に記載の半導体コンタクト構造。 ３．前記溝のある突出部が前記パターン処理された周囲に沿って規則的な間隔で 分布している、請求項１に記載の半導体コンタクト構造。 ４．前記規則的な間隔が前記溝のある突出部の幅寸法の２倍から１０倍である、 請求項３に記載の半導体コンタクト構造。 ５．１μｍより大きい周囲側部寸法をさらに有する、請求項１に記載の半導体コ ンタクト構造。 ６．前記溝のある突出部が前記パターン処理された周囲に総じて平行な幅と前記 パターン処理された周囲に対し総じて直角をなす長さとを有する直線形状を有す る、請求項１に記載の半導体コンタクト構造。 ７．前記幅が０．２μｍと１．０μｍの間の寸法である、請求項７に記載の半導 体コンタクト構造。 ８．半導体コンタクト構造であって、 基板と膜層とを有する半導体本体を含み、前記基板と膜層が矩形側壁を有する 少なくとも１つのビアによって接合され、前記側壁が前記側壁から外側に延びる 溝のある突出部を有するパターン処理された周囲を規定し、前記パターン処理さ れた周囲が銃眼付胸壁状の輪郭を形成して、前記側壁の表面積を増大させ、前記 基板が活性領域を含みかつ前記活性領域から延びる前記ビアが前記膜層に配置さ れたアパチャで終わりとなる、半導体コンタクト構造。 ９．前記溝のある突出部が前記パターン処理された周囲に沿って均等に分布する 、請求項８に記載の半導体コンタクト構造。 １０．前記溝のある突出部の第１の対の間の間隔と前記溝のある突出部の第２の 対の間の間隔とが異なる、請求項８に記載の半導体コンタクト構造。 １１．前記溝のある突出部は幅が前記パターン処理された周囲に対し総じて平行 でかつ長さが前記パターン処理された周囲に対し総じて直角をなす直線で囲まれ た形状である、 請求項８に記載の半導体コンタクト構造。 １２．前記溝のある突出部が規則的な間隔で前記パターン処理された周囲に沿っ て分布しており、そのいずれの２つの溝のある突出部の間の距離も前記幅のサイ ズの２倍から３倍の範囲にある、請求項１１に記載の半導体コンタクト構造。 １３．半導体コンタクト構造であって、 基板と膜層とを含む多層構造を有する半導体本体を含み、前記基板と膜層とが 中央領域とパターン処理された周囲を有する側壁とを有するビアによって接合さ れており、前記パターン処理された周囲は前記中心領域から外側に延びる突出部 を有し、前記ビアにストリンガが配され、前記ストリンガが第１および第２の対 向するエッジを有し、前記第１のエッジが前記パターン処理された周囲のプロフ ァイルに一致するプロファイルを有し、前記第２のエッジの全長に沿って均一な 形状がつながっている、半導体コンタクト構造。 １４．前記溝のある突出部の第１の対の間の間隔が前記溝のある突出部の第２の 対の間の間隔と異なる、請求項１３に記載の半導体コンタクト構造。 １５．１μｍより大きい周囲側部寸法をさらに含む、請求項１３に記載の半導体 コンタクト構造。 １６．前記溝のある突出部が規則的な間隔で前記パターン処理された周囲に沿っ て分布する、請求項１３に記載の半 導体コンタクト構造。 １７．前記溝のある突出部の第１の対の間の間隔が前記溝付突出部の第２の対の 間の間隔と異なる、請求項１３に記載の半導体コンタクト構造。 １８．前記溝のある突出部が直線で囲まれた形状を有し、その幅が前記パターン 処理された周囲に対し総じて平行な方向にありかつその長さが前記パターン処理 された周囲に対し総じて直角をなす方向にある、請求項１３に記載の半導体コン タクト構造。 １９．前記溝のある突出部が規則的な間隔で前記パターン処理された周囲に沿っ て分布しており、溝のある突出部のいずれの２つをとってもその間の距離は前記 幅のサイズの２倍から１０倍の範囲にある、請求項１８に記載の半導体コンタク ト構造。 ２０．前記ビアが矩形の側壁を有し、前記側壁が前記側壁から外側に延びる溝の ある突出部を有して銃眼付胸壁のパターンを形成するパターン処理された周囲を 規定し、それによって表面を増大させ、前記溝のある突出部が銃眼付胸壁のパタ ーンを形成する前記中央側壁から外側に延びて、前記側壁の表面積を増大させる 、請求項１７に記載の半導体コンタクト構造。