KR20000031193A

KR20000031193A - 반도체 소자의 분리 구조 제조방법 및 반도체 소자 제조방법

Info

Publication number: KR20000031193A
Application number: KR1019980047105A
Authority: KR
Inventors: 이명구; 윤탁현
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-11-04
Filing date: 1998-11-04
Publication date: 2000-06-05
Also published as: US6258696B1; KR100280516B1

Abstract

본발명의 목적은, 반도체 소자의 신뢰성을 향상시키고 또한 집적도를 높일 수 있는, 반도체 소자의 분리구조의 제조방법 및 그러한 분리구조 제조방법을 채용한 반도체 소자의 제조방법을 제공하는 것이다.

본발명의 목적을 달성하기 위하여, 반도체 기판상에 라인 앤드 스페이스 패턴 형성공정으로 라인형 액티브 영역(402')을 형성하는 제1 분리공정과, 상기 라인형 액티브 영역(402')을 길이방향으로 소정길이만큼씩 분리하는 제2분리공정을 수행하는 것을 특징으로 하는 반도체 소자의 분리구조의 제조방법을 제공한다.

Description

반도체 소자의 분리 구조 제조방법 및 반도체 소자 제조방법

본 발명은 반도체 소자의 분리 구조 제조방법 및 반도체 소자의 제조방법에 관한 것이다. 일반적으로 반도체 소자를 제조할 때, 반도체 기판을 반도체 소자가 제조될 영역인 액티브 영역과, 상기 액티브 영역간을 전기적으로 분리하는 역할을 하는 비 액티브 영역으로 구분하는 공정을 수행한 후에 반도체 소자 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 제조한다.

도1은 반도체 소자중 일반적인 디램셀을 제조하기 위한 액티브 영역(2)과 비액티브영역(3)을 갖는 반도체 기판의 평면도이다. 도면부호 2로 지시되어 있고, 실선으로 표시되어 있는 부분이 반도체 기판(100)에 실제로 형성되는 액티브 영역(2)이고, 도면부호 2'로 지시되고 점선으로 표시된 부분이 이상적인(의도된) 액티브 영역의 패턴이다. 상기 액티브 영역(2) 이외의 영역이 비액티브 영역(3)이다.

도2a 내지 도2d는 도1에 도시한 액티브 영역(2)과 비액티브 영역(3)을 제조하는 공정순서 즉 반도체 소자의 분리구조의 제조 공정 순서를 도시하고 있다.

먼저, 도2a와 같이 반도체 기판(100)위에 제1절연막(101)과 제2절연막(102)을 형성한다. 일반적으로 상기 제1절연막(101)은 산화막, 제2절연막(102)은 질화막이 이용된다. 상기 제2절연막(102)위에 액티브 영역이 될 부분에 상응하는 포토레지스트 패턴(103)을 형성한다. 이때, 상기 포토레지스트 패턴(103)은 도1에 도시한 액티브 영역 패턴(2')과 같이 아일랜드상의 패턴으로 되어 있다.

다음으로, 도2b와 같이, 상기 포토레지스트 패턴(103)을 마스크로 하여 제2절연막(102), 제1절연막(101)을 식각하고, 이어서 상기 제1절연막(101)이 제거된 부위의 반도체 기판(100)을 소정두께만큼 식각하여 얕은 트렌치(104)를 형성한다.

다음으로 도2c와 같이 상기 얕은 트렌치를 채우도록 제3절연막(산화막)(105)을 형성한 후, 평탄화공정을 진행하여 반도체 기판(100)의 상면을 평탄화한다. 도2d는 상기 도2c의 IId-IId선에 따른 종단면도이다. 도면에서 도면부호 3이 제3절연막(105)으로 채워진 소자 분리 영역(비액티브 영역)에 해당하고, 도면부호 2로 표시된 부분이 액티브영역이다. 도2c에서 상기 액티브 영역(2)은 도1에 도시한 바와 같은 직사각형 모양의 액티브 영역이 아니고, 모서리가 라운딩 된 모습이 도시되어 있다. 즉 포토레지스트 패턴(103) 형성시 노광공정의 특성상 포토레지스트 패턴(103)이 모서리가 라운딩되고, 그러한 포토레지스트 패턴(103)을 마스크로하여 반도체 기판(100)을 식각하기 때문에, 액티브 영역(2)의 모서리가 둥글게 형성된다.

상기 공정에서 얕은 트렌치(104)를 형성하는 공정 대신에, 포토레지스트 패턴(103)을 마스크로하여 질화막과 산화막을 식각한 후, 노출된 반도체 기판을 산화시켜 두꺼운 산화막(필드산화막)을 형성하는 소위 LOCOS(local oxidation of silicon)법을 수행하기도 한다.

도3a은 소자분리 공정이 완료된 도2d의 반도체 기판(100)위에 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 제조된 후의 반도체 기판이 평면도를 도시하고 있다. 즉 도2d의 반도체 기판(100)위에 게이트 절연막과 도전층을 형성한 다음 패터닝하여, 액티브영역(2)의 길이(L)방향과 직교하는 방향으로 길게 뻗어 있는 게이트전극(5) 즉 워드라인(5)이 형성되어 있다. 상기 게이트전극(5)의 양측 액티브 영역(2)내에 불순물을 주입하여 소스(6) 및 드레인(6)을 형성함으로써 반도체 소자인 MOSFET을 제조한다.

도3b는 도3a의 IIIB-IIIB선에 따른 종단면도를 도시하고 있다. 도3b의 도면부호가 가리키는 것은 도3a의 도면부호의 지시하는 부분과 같은 부분을 나타낸다.

상기 도1 및 도2a 내지 도2d를 참조하여 설명한 종래의 반도체 소자의 분리구조의 제조방법은 다음과 같은 문제점이 있다.

도1에 도시된 바와 같이, 반도체 기판(1)에 다수의 액티브 영역(2)이 형성되어 있고, 상기 액티브 영역들은 바다에 떠있는 섬들과 같은 형상을 하고 있으며 비액티브 영역(3)에 의해 서로 전기적으로 서로 분리되어 있다. 그런데 도1에서 점선으로 표시된 직사각형의 영역(2')이 이상적인 액티브 영역 패턴(1)이다. 그러나, 상기 직사각형의 액티브 영역 패턴(2')를 이용하여 실제로 반도체 기판상에 형성한 액티브 영역(2)은 가장자리가 둥근 형상을 하고 있다. 즉, 직사각형 모양의 액티브 영역 패턴을 이용하여 포토리소그라피 공정 및 식각공정을 수행하여 반도체 기판에 형성된 액티브 영역(2)는 끝이 둥글게 되고, 심지어는 액티브 영역 패턴(2')의 길이(L')보다 그 길이(L)가 짧아지기도 한다. 그 이유는, 포토 리소그라피 공정에서 렌즈 왜곡 문제 및 광학근접 효과등에 의한 것이다. 따라서, 그러한 액티브 영역의 좌우측 단부에 배선 연결용 콘택홀 형성시 공정마진이 작아지는 문제가 있고, 그러한 콘택홀 형성시 위치맞춤 정밀도가 낮아지면 배선과 상기 액티브 영역간의 연결 불량이 발생하여 반도체 소자의 신뢰성 및 수율이 저하되는 원인이 된다.

또, 도1에서의 액티브 패턴의 폭(W)방향으로 액티브 영역 패턴(2')간의 이격 거리가 너무 짧으면, 인접하는 액티브 영역 패턴(2')와 합해져서 하나의 액티브 패턴이 되어버려 결국 그러한 액티브 영역 패턴(2')위에 형성된 반도체 소자는 전기적으로 단락되는 문제가 있다. 그러한 문제들을 해결하기 위해서는 액티브 영역 패턴(2')간의 이격 거리를 충분히 확보해야 되기 때문에 같은 면적의 반도체 기판에 집적할 수 있는 소자의 수가 적어져 반도체 소자의 집적도가 떨어지는 원인이 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출 된 것으로, 모서리 라운딩 및 패턴 길이 감소 등의 문제를 해결할 수 있고, 또한 소자의 집적도 를 향상시킬 수 있는 반도체 소자의 분리구조의 제조방법을 제공하는 것을 목적으로 한다. 또한 그러한 반도체 소자의 분리구조의 제조방법을 이용한 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.

또한 본발명의 반도체 소자 분리구조의 제조방법은, 노광공정에서 아일랜드상의 패턴에 비하여 라인 앤드 스페이스(line and space)상의 패턴이 제조하기가 훨씬 용이하고 해상도가 높다는데 착안한 것이며, 라인 앤드 스페이스상 패턴 형성공정으로 라인형 액티브 영역을 갖도록 1차 분리 공정을 실시하고, 이어서 상기 라인형의 액티브 영역에 대해 2차 분리 공정을 실시하여 이상적인 액티브 패턴에 근접한 액티브 영역을 제조하는 반도체 소자의 분리구조 제조방법을 제공한다.

본발명의 목적을 달성하기 위하여, 반도체 기판상에 길이방향으로 연속하는 라인형의 액티브 영역을 형성하는 제1 분리공정과; 상기 라인형 액티브 영역을 길이방향으로 소정길이만큼씩 전기적으로 분리하는 제2 분리공정을 포함하는 반도체 소자의 분리구조 제조방법을 제공한다.

또, 본발명의 목적을 달성하기 위한 상기 제1분리공정은, 반도체 기판상에 길이방향으로 연속하는 라인형의 제1 마스크 패턴을 형성하는 공정과; 상기 제1마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 공정과; 상기 제1마스크 패턴을 제거하여 라인형 액티브 영역을 형성하는 공정과; 상기 트렌치에 절연막을 채워 제1비액티브 영역을 형성하는 공정을 포함하고, 상기 제2분리공정은, 상기 반도체 기판상에 상기 라인형 액티브 영역의 소정부위에만 개구부를 갖는 제2마스크 패턴을 형성하는 공정과; 상기 개구부를 통하여 상기 라인형 액티브 영역의 소정부위를 식각하여 홈을 형성하는 공정과; 상기 홈에 절연막을 채워 제2 비액티브 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 분리구조 제조방법을 제공한다.

또 본발명의 목적을 달성하기 위해 반도체 기판상에 길이방향으로 연속하는 라인형의 제1마스크 패턴을 형성하는 공정과; 상기 제1마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 공정과; 상기 제1마스크 패턴을 제거하여 라인형의 액티브 영역을 형성하는 공정과; 상기 트렌치를 절연막으로 채워 제1 비액티브 영역을 형성하는 공정과; 상기 반도체 기판위에 게이트 절연막을 형성하는 공정과; 상기 게이트절연막 위에 도전층을 형성한 후 패터닝하여 상기 라인형의 액티브 영역과 직교하는 방향으로 뻗어 있는 게이트 전극 패턴을 형성하는 공정과; 상기 게이트 전극 패턴 양측 반도체 기판내에 불순물을 주입하는 공정과; 상기 반도체 기판상의 전체 구조위에 상기 라인형 액티브 영역의 소정부위에 개구부를 갖는 제2 마스크 패턴을 형성하는 공정과; 상기 개구부를 통하여 상기 반도체 기판을 식각하여 홈을 형성하는 공정과; 상기 홈에 절연막을 채워 제2 비액티브 영역을 형성하는 공정을 포함하는 반도체 소자의 제조방법을 제공한다.

도1. 종래 반도체 소자의 분리구조를 도시한 반도체 기판의 평면도

도2a 내지 도2d : 종래 반도체 소자의 분리구조 제조 공정 순서도

도3a : 종래 반도체 소자의 분리구조를 이용하여 제조한 반도체 소자의 평면도.

도3b : 도3a의 IIIb-IIIb선에 따른 종단면도

도4a 내지 도4g : 본발명의 실시례에 따른 반도체 소자의 분리구조의 제조공정 순서도.

도5a : 게이트전극 패턴을 갖는 반도체 기판의 평면도.

도5b : 아일랜드상 패턴의 액티브 영역을 갖는 반도체 기판의 평면도.

도5c : 아일랜드상 임의의 패턴을 갖는 반도체 기판의 평면도.

도6a 내지 도6l : 본발명의 반도체 소자의 분리구조의 제조방법을 채용한 반도체 소자의 제조공정순서도.

***** 도면부호의 설명 *****

L : 액티브 영역의 길이 W : 액티브 영역의 폭

L' : 이상적인 액티브 패턴의 길이 2 : 액티브 영역

2' : 이상적인 액티브 패턴 3 : 비액티브 영역

5 : 게이트전극 6 : 소스·드레인

61 : 게이트전극 패턴 62 : 아일랜드상 액티브 영역 패턴

63 : 아일랜드상 임의의 패턴 100 : 반도체 기판

101 : 제1절연막 102 : 제2절연막

103 : 포토레지스트 패턴 104 : 트렌치

105 : 제3절연막 400 : 반도체 기판

401 : 제1절연막 402 : 제1 마스크 패턴

402' : 라인형 액티브 영역 402" : 유효 액티브 영역

403 : 트렌치 403' : 제2절연막(제1 비액티브 영역)

404 : 제2 마스크 패턴 405 : 개구부

406 : 홈 407 : 제3절연막(제2 비액티브 영역)

408 : 유효 비액티브 영역 700 : 반도체 기판

701 : 제1절연막 703 : 제1 마스크 패턴

703' : 라인형 액티브 영역 704 : 트렌치

705 : 제2절연막 706 : 게이트절연막

707 : 게이트 전극 패턴 708 : 불순물층·소스·드레인

709 : 제2 마스크 패턴 710 : 개구부

711 : 홈 712 : 제3절연막

본발명의 실시례에 따른 반도체 소자 분리구조의 제조방법을 도4a 내지 도4g를 참조하여 설명하면 다음과 같다.

먼저 도4a와 같이, 반도체 기판(400)에 제1절연막(401)을 퇴적한 다음, 상기 제1절연막(401)위에 마스크층을 형성하고 패터닝하여 길이(L) 방향으로 단절이 없이 연속되어 있는 다수의 라인형의 제1 마스크 패턴(402)을 형성한다. 상기 제1 마스크 패턴(402)을 라인이라하고 상기 마스크층이 제거되어 제1절연막의 상면이 노출된 부위를 스페이스라고 한다. 또 상기 제1 마스크 패턴(402)의 형성공정을 라인 앤드 스페이스상 패턴 형성공정이라고 한다. 상기 마스크층의 재료는 포토레지스트인 것이 공정상 용이하므로 바람직하다.

도4b는 도4a의 IVb-IVb선에 따른 종단면도이다. 도4b의 도면부호가 의미하는 것은 도4a 의 도면부호가 의미하는 것과 같다.

다음으로 상기 제1 마스크 패턴(402)을 마스크로하여 상기 제1절연막(401)을 식각하고 계속해서 상기 식각된 절연막 부위의 반도체 기판(400)을 소정 깊이까지 식각하여 도4c와 같이 트렌치(403)를 형성한다. 이어서 상기 제1 마스크 패턴(402)을 제거한다. 상기 제1 마스크 패턴(402)에 의해 보호되어 식각되지 않은 반도체 기판부위를 라인형 액티브 영역(402')이라 한다.

도4d는 도4c의 IVd-IVd선에 따른 종단면도이다. 도4d의 도면부호가 의미하는 것은 도4c의 도면부호가 의미하는 바와 같다.

다음으로, 도4c의 반도체 기판위에 제2절연막(404)을 퇴적한 다음 평탄화 공정 예를들면 화학기계연마(CMP; chemical mechanical polishing) 공정 또는 에치백공정등을 이용하여 상기 라인형 액티브 영역(402')의 반도체 기판(400)의 상면을 노출시킨다. 상기 반도체 기판(400)의 상면이 노출되면서, 도4e와 같이, 상기 트렌치(403)를 메우고 있는 제2절연막(403')의 상면과 상기 반도체 기판(400)의 라인형 액티브 영역(402')의 상면이 평탄한 면을 이루게 된다.

상기 공정에 의하여 도4c와 같이 트렌치(403)내에는 제2절연막(403')재료에 의해 채워져서 제1 비액티브 영역(403')이 형성된다. 여기까지의 공정을 제1 분리공정이라 한다.

다음으로 도4f와 같이, 상기 반도체 기판(400)상의 전체구조 위에 제2 마스크 패턴(404)을 형성한다. 상기 마스크 패턴(404)의 재료는 포토레지스트인 것이 바람직하다. 상기 제2 마스크 패턴(404)은 라인형 액티브 영역(402')의 상면에만 개구부(405)를 갖고 있다. 상기 개구부(405)를 통하여 상기 라인형 액티브 영역(402')의 반도체 기판(400)을 소정깊이까지 식각하여 반도체 기판내에 홈을 형성한다. 상기 홈은 라인형 액티브 영역(402')을 소정 길이만큼씩 길이방향으로 분리하는 역할을 한다.

다음으로 상기 제2마스크 패턴(404)를 제거하고 상기 홈을 갖는 반도체 기판(400)상의 전체 구조위에 제3절연막을 퇴적한 후 평탄화 공정(예를들면 에치백 또는 화학기계연마 공정)을 수행하여 도4g와 같이 본발명의 제1실시례에 따른 반도체 소자의 분리구조의 제조를 완료한다. 상기 평탄화 공정에 의해 상기 홈에는 제3절연막(407)으로 채워진 구조를 얻게 된다. 상기 제3절연막(407)으로 채워진 부위를 제2 비액티브 영역(407)이라 한다. 상기 제1 소자 분리공정 이후부터의 공정을 제2 분리공정이라고 한다. 도4e에서 유효 액티브 영역(402")은 상기 라인형 액티브 영역(401')에서 상기 제3절연막(407)(제2비액티브 영역)으로 채워진 부위를 제외한 영역이다. 또 유효 비액티브 영역(408)은 제1 비액티브 영역(403)과 제2 비액티브 영역(407)을 합한 영역이다.

본발명의 특징은 종래와 달리 아일랜드상의 액티브 영역을 형성하지 않고, 제1 분리공정에 의해 라인형 액티브 영역과 비액티브 영역을 만들고, 제2 분리공정에 의해 상기 라인형 액티브 영역을 길이방향으로 분리하는 방법으로 반도체 소자의 분리구조를 제조하는 방법이다.

그러한 본발명에 의하면 액티브 영역의 끝이 라운딩 되는 문제 및 액티브 영역의 길이가 짧아 짐으로써 발생하는 공정마진의 감소등을 해결할 수 있다. 본발명은 다음과 같은 원리에 그 근거를 두고 있다.

도5(a)는 일반적인 디램에서 이용되는 게이트 전극의 패턴(61)을 도시하고 있다. 게이트 전극 패턴(61)은 도시된 바와 같이 라인형의 패턴으로 되어 있다. 또, 상기 게이트 전극 패턴의 폭(W) 방향으로의 게이트 전극 패턴(62)들간의 간격은 0.44㎛이다.

도5(b)는 디램 반도체 소자에서 종래 흔히 이용되는 액티브 영역 패턴의 모습을 도시하고 있다. 역시 액티브 영역 패턴(62)의 폭(W) 방향의 패턴(62)간의 간격은 0.44㎛이다. 그러나 도5(a)의 라인형 게이트 전극 패턴(61)과는 달리 아일랜드형의 패턴이다.

도5(c)에는 임의의 아일랜드형 패턴을 도시하고 있다. 마찬가지로 임의의 패턴(63)의 폭(W)방향의 패턴(63)간 간격은 0.44㎛이다. 그러나 도5(b)의 액티브 패턴(62)과 같이 아일랜드형 패턴이지만 패턴의 길이(L) 방향의 길이가 더 짧다.

도6은 도5(a) ~ 도5(c)의 패턴 형성시의 초점심도 여유를 나타내는 실험값이다.

즉, 패턴들의 폭(W)방향으로의 거리가 같은 패턴이라 할 지라도 길이가 라인형

패턴이 아일랜드형 패턴보다 초점심도 여유가 큰 것을 알 수 있다. 즉 초점심도 여유가 클수록 해상도가 높아 미세패턴을 해상할 수 있다. 따라서, 패턴들의 간격이 좁아져도 즉 패턴들의 밀집도가 높아져도 패턴을 해상할 수 있다는 것을 의미한다. 따라서 패턴의 W방향으로의 간격이 좁아질 수 있기 때문에 같은 면적내에 더 많은 반도체 소자를 제조할 수 있어서 집적도가 높아진다. 또한, 정확한 패턴이 형성되므로 공정마진이 향상되고 따라서 그러한 공정에 따라 제조된 반도체 소자의 신뢰성이 향상되는 효과가 있다.

본 발명은 이러한 점에 착안한 것으로, 액티브 패턴을 아일랜드상으로 형성하지 않고 라인 앤드 스페이스상 패턴 형성공정으로 길이방향으로 연속한 액티브 패턴 및 비액티브 패턴을 형성한 후, 상기 액티브 패턴을 다시 패터닝하는 방법으로 반도체 소자의 분리구조를 제조함으로써 액티브 영역을 충분히 확보할 수 있도록 하였다.

도6a 내지 도6l은 본발명의 반도체 소자 분리구조의 제조방법을 채용한 반도체 소자의 제조방법을 나타내는 공정순서도이다.

먼저 도6a와 같이 반도체 기판(700)상에 제1절연막(701)을 형성하고, 상기 제1절연막(701)위에 라인형의 제1마스크 패턴(703)을 형성한다. 상기 제1 마스크 패턴(703)의 재료는 포토레지스트이다.

다음으로 상기 제1마스크 패턴(703)을 마스크로하여 상기 제1절연막(701)을 식각제거하고, 계속해서 상기 식각제거된 제1절연막(701) 아래의 반도체 기판(700)을 소정깊이까지 식각하여 도6b와 같이 트렌치(704)를 형성한다. 도6c는 도6b의 VIc-VIc선에 따른 종단면도이다.

다음으로 도6d와 같이 제1 마스크 패턴(703)을 제거한다. 반도체 기판(700)은 식각되지 않은 영역 즉 라인형 액티브 영역(703')과 식각된 영역 즉 트렌치(704)로 구분되어 있다.

다음으로, 상기 반도체 기판(700) 상면 전체에 제2절연막(미도시)을 형성한 다음 평탄화공정 예를들면 화학기계연마 또는 에치백을 수행하여 상기 라인형 액티브 영역(703')의 표면을 노출시키고, 도6e와 같이 상기 트렌치(704)에는 제2절연막(705)으로 채워지도록 한다. 상기 제2절연막(705)로 채워진 부분이 제1비액티브 영역(705)이다.

도6f는 도6e의 VIf-VIf선에 따른 종단면도이다.

다음으로, 도6g와 같이 상기 도6e의 반도체 기판 전체 상면에 게이트절연막(706)을 형성하고, 상기 게이트 절연막(706)위에 도전층을 형성한 다음 패터닝하여, 상기 라인형 액티브 영역(703')과 직교하는 방향으로 뻗은 다수의 게이트 전극 패턴(707)을 형성한다. 다음으로 상기 게이트전극 패턴(707)의 양측 반도체 기판(700)내에 불순물을 주입하여 불순물층(708) 즉 소스(708) 및 드레인(708)을 형성한다. 이때, 상기 게이트절연막은 열산화법으로 형성한 실리콘 산화막, 질화막 또는 NO막중의 어느 하나를 이용함이 바람직하다. 또한 게이트 전극 패턴(707)의 재료는 폴리실리콘이거나 또는 폴리실리콘위에 실리사이드층을 적층한 폴리사이드이다. 또는 텅스텐과 같은 금속재료 이어도 된다.

도6h는 도6g의 VIh-VIh선에 따른 반도체 기판의 종단면도이다.

다음으로, 도6i와 같이 상기 반도체 기판(700)상면에 제2마스크 패턴(709)을 형성한다. 상기 제2마스크 패턴(709)는 라인형 액티브 영역(703')의 상면 소정 부위에만 개구부(710)를 갖는다.

도6j는 도6i의 VIj-VIj선에 따른 종단면도이다.

다음으로 도6k와 같이, 상기 개구부(710)을 통하여 상기 라인형 액티브 영역(703')의 소정부위를 식각제거 하여 홈(711)을 형성한다.

다음으로 상기 제2마스크 패턴(709)를 제거한 후, 반도체 기판(700)상의 전체 구조위에 제3절연막을 퇴적한 후 평탄화 공정을 실시하여 도7l와 같이 상기 홈(711)을 제3절연막(712) 재료로 채워서 본발명의 반도체 소자 제조를 완료한다. 상기 제3절연막(712)으로 채워진 부분이 제2 비액티브 영역(712)이다.

본발명에 따른 반도체 소자 분리구조의 제조방법은 반도체 소자의 집적도를 향상시킬 수 있고 또한 그러한 분리구조를 이용하여 제조된 반도체 소자의 신뢰성을 향상시키는 효과가 있다.

Claims

반도체 기판상에 길이방향으로 연속하는 라인형의 제1 마스크 패턴을 형성하는 공정과;

상기 제1 마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 공정과;

상기 제1마스크 패턴을 제거하여 라인형 액티브 영역을 형성하는 공정과;

상기 트렌치에 절연막을 채우는 공정과;

상기 반도체 기판상에 상기 라인형 액티브 영역의 소정부위에만 개구부를 갖는 제2마스크 패턴을 형성하는 공정과;

상기 개구부를 통하여 상기 라인형 액티브 영역의 소정부위를 식각하여 홈을 형성하는 공정과;

상기 홈에 절연막을 채우는 공정을 포함하는 반도체 소자의 분리구조 제조방법.
제1항에 있어서, 상기 제1 및 제2 마스크 패턴의 재료는 포토레지스트인 것을 특징으로 하는 반도체 소자의 분리구조 제조방법
제1항에 있어서, 상기 반도체 기판상에 제1 마스크 패턴을 형성하는 공정전에 상기 반도체 기판상에 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 분리구조 제조방법.
반도체 기판상에 길이방향으로 연속하는 라인형의 제1마스크 패턴을 형성하는 공정과;

상기 제1마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 공정과;

상기 제1마스크 패턴을 제거하여 라인형의 액티브 영역을 형성하는 공정과;

상기 트렌치를 절연막으로 채워 제1 비액티브 영역을 형성하는 공정과;

상기 반도체 기판위에 게이트 절연막을 형성하는 공정과;

상기 게이트절연막 위에 도전층을 형성한 후 패터닝하여 상기 라인형의 액티브 영역과 직교하는 방향으로 뻗어 있는 게이트 전극 패턴을 형성하는 공정과;

상기 게이트 전극 패턴 양측 반도체 기판내에 불순물을 주입하는 공정과;

상기 반도체 기판상의 전체 구조위에 상기 라인형 액티브 영역의 소정부위에 개구부를 갖는 제2 마스크 패턴을 형성하는 공정과;

상기 개구부를 통하여 상기 반도체 기판을 식각하여 홈을 형성하는 공정과;

상기 홈에 절연막을 채워 제2 비액티브 영역을 형성하는 공정을 포함하는 반도체 소자의 제조방법.
제4항에 있어서, 상기 게이트 절연막의 재료는 실리콘 산화막, 질화막, NO막중의 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.