KR20210067839A - 집적된 표준셀 구조를 포함하는 집적 회로 - Google Patents

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박재호
백상훈
유현규
이승영
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Abstract

집적 회로가 제공된다. 몇몇 실시예에 대한 집적회로는 상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 집적회로는 집적된 제1 p형 트랜지스터와 제1 n형 트랜지스터를 포함하는 제1 표준셀 및 제1 표준셀과 제1방향으로 인접하고, 집적된 제2 p형 트랜지스터와 제2 n형 트랜지스터를 포함하는 제2 표준셀을 포함하고, 제1 p형 트랜지스터와 제2 p형 트랜지스터는 제1 방향으로 연장되는 제1 활성 영역 상에 형성되고, 제1 n형 트랜지스터와 제2 n형 트랜지스터는 제1 방향으로 연장되는 제2 활성 영역 상에 형성되고, 제1 표준셀은 제2 방향으로 연장되어 제1 활성 영역 및 제2 활성 영역과 교차하는 제1 게이트 스택, 제1 게이트 스택의 일측에 제2 방향으로 연장되어 형성되는 적어도 둘의 제1 연장된 소스/드레인 컨택, 제1 게이트 스택의 타측에 제2 방향으로 연장되어 형성되는 제1 노말 소스/드레인 컨택, 제1 게이트 스택과 접속되는 제1 게이트 비아 및 제1 노말 소스/드레인 컨택과 접속되는 제1 소스/드레인 비아를 포함하고, 제2 표준셀은 제2 방향으로 연장되어 제1 활성 영역 및 제2 활성 영역과 교차하는 제2 게이트 스택 및 제2 게이트 스택과 접속되는 제2 게이트 비아를 포함하며, 제1 방향으로 연장되어, 제1 게이트 비아에 접속되는 제1 표준셀의 입력배선 및 제1 방향으로 연장되고, 제1 표준셀의 입력배선과 동일 레벨에 배치되어, 제1 소스/드레인 비아 및 제2 게이트 비아를 연결하는 제1 표준셀의 출력배선을 포함한다.

Description

집적된 표준셀 구조를 포함하는 집적 회로{Integrated Circuit including integrated standard cell structure}
본 발명은 집적된 표준셀 구조를 포함하는 집적 회로에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 장치에 포함되는 집적 회로의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 집적 회로 내 구조들은 점점 복잡해지며 고집적화되고 있다.
집적 회로는 표준셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준셀들을 배치하고, 배치된 표준셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 이와 같은 표준셀은 기다자인되어(predesigned), 셀 라이브러리에 보관되어 있다.
본 발명이 해결하고자 하는 기술적 과제는 상위 배선 사용을 절감하여 파워 손실 및 PnR(Placment and Routing) 리소스 손실이 절감된 집적 회로를 제공하는 것이다.
본 발명이 해결하려는 과제는, 상위 배선 사용을 절감하여, 레이아웃의 집적도를 향상시키고, 설계된 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 집적회로는 집적된 제1 p형 트랜지스터와 제1 n형 트랜지스터를 포함하는 제1 표준셀 및 제1 표준셀과 제1방향으로 인접하고, 집적된 제2 p형 트랜지스터와 제2 n형 트랜지스터를 포함하는 제2 표준셀을 포함하고, 제1 p형 트랜지스터와 제2 p형 트랜지스터는 제1 방향으로 연장되는 제1 활성 영역 상에 형성되고, 제1 n형 트랜지스터와 제2 n형 트랜지스터는 제1 방향으로 연장되는 제2 활성 영역 상에 형성되고, 제1 표준셀은 제2 방향으로 연장되어 제1 활성 영역 및 제2 활성 영역과 교차하는 제1 게이트 스택, 제1 게이트 스택의 일측에 제2 방향으로 연장되어 형성되는 적어도 둘의 제1 연장된 소스/드레인 컨택, 제1 게이트 스택의 타측에 제2 방향으로 연장되어 형성되는 제1 노말 소스/드레인 컨택, 제1 게이트 스택과 접속되는 제1 게이트 비아 및 제1 노말 소스/드레인 컨택과 접속되는 제1 소스/드레인 비아를 포함하고, 제2 표준셀은 제2 방향으로 연장되어 제1 활성 영역 및 제2 활성 영역과 교차하는 제2 게이트 스택 및 제2 게이트 스택과 접속되는 제2 게이트 비아를 포함하며, 제1 방향으로 연장되어, 제1 게이트 비아에 접속되는 제1 표준셀의 입력배선 및 제1 방향으로 연장되고, 제1 표준셀의 입력배선과 동일 레벨에 배치되어, 제1 소스/드레인 비아 및 제2 게이트 비아를 연결하는 제1 표준셀의 출력배선을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 집적회로는 각각이 기판 상에 제1 방향으로 연장되고,제2 방향으로 서로 이격되어 형성되는 제1 활성 영역 내지 제4 활성 영역, 기판 상에 제1 방향으로 연장되고, 제1 활성 영역 내지 제4 활성 영역 각각의 사이에 배치되어 형성되는 활성 영역 분리막, 집적된 제1 p형 트랜지스터, 제1 n형 트랜지스터, 제2 p형 트랜지스터 및 제2 n형 트랜지스터를 포함하는 제1 표준셀, 일측이 제1 표준셀에 제1 방향으로 인접하고, 제3 p형 트랜지스터 및 제3 n형 트랜지스터를 포함하는 제2 표준셀을 포함하고, 제1 p형 트랜지스터, 제3 p형 트랜지스터는 제1 활성 영역 상에 형성되고, 제1 n형 트랜지스터, 제3 n형 트랜지스터는 제2 활성 영역 상에 형성되고, 제2 p형 트랜지스터는 제3 활성 영역 상에 형성되고, 제2 n형 트랜지스터는 제4 활성 영역 상에 형성되고, 제1 표준셀은 제2 방향으로 연장되어, 제1 활성 영역 내지 제 4 활성 영역을 교차하는 적어도 하나의 제1 게이트 스택, 제2 방향으로 연장되어 제1 게이트 스택 일측에서 제1 활성 영역 내지 제4 활성 영역 각각에 비연속적으로 형성되는 적어도 하나의 제1 연장된 소스/드레인 컨택, 제2 방향으로 연장되어 제1 게이트 스택 타측에 제1 활성 영역 내지 제4 활성 영역을 교차하도록 형성되는 적어도 하나의 제1 노말 소스/드레인 컨택 및 제1 노말 소스/드레인 컨택에 연결되는 제1 소스/드레인 비아를 포함하고, 제2 표준셀은 제2 방향으로 연장되어 제1 활성 영역 내지 제2 활성 영역을 교차하는 적어도 하나의 제2 게이트 스택, 제2 게이트 스택에 접속하는 제2 게이트 비아를 포함하고, 집적회로는 제1 방향으로 연장되고 상기 제1 소스/드레인 비아와 상기 제2 게이트 비아를 연결하는 제1 출력배선을 포함하고, 제1 출력배선은 상기 제1표준셀 및 제2 표준셀의 적어도 하나의 전원배선과 제3방향으로 동일한 레벨에 배치된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 집적회로는 서로 인접하는 복수의 표준셀을 포함하고, 표준셀 각각은 제1방향으로 연장되는 적어도 둘의 활성 영역, 제1방향으로 연장되어 상기 활성 영역 사이에 배치되는 적어도 하나의 활성 영역 분리막, 제2방향으로 연장되어 활성 영역 및 활성 영역 분리막을 교차하는 적어도 하나의 게이트 스택, 게이트 스택에 제3방향으로 적층되어 접속되는 적어도 하나의 게이트 비아, 게이트 스택 일측에 제2방향으로 연장되는 적어도 하나의 연장 소스/드레인 컨택, 게이트 스택 타측에 제2방향으로 연장되는 적어도 하나의 노말 소스/드레인 컨택, 연장 소스/드레인 컨택에 제3방향으로 적층되어 접속되는 복수의 연장 소스/드레인 비아, 노말 소스/드레인 컨택에 제3방향으로 적층되어 접속되는 적어도 하나의 노말 소스/드레인 비아를 포함하고, 노말 소스/드레인 컨택은 표준셀의 출력단자로 이용되어,제1방향으로 연장되어 어느 하나의 표준셀의 노말 소스/드레인 비아에 접속되는 제1 연결배선은 인접한 다른 표준셀의 상기 게이트 비아에 접속된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 19는 몇몇 실시예에 따른 집적 회로를 설명하기 위한 도면들이다.
이하의 설명에서, 기판(도 3의 100), 예를 들어 반도체 기판 상에 형성된 다양한 실시예들의 집적 회로가 제공된다. 집적 회로는 다양한 표준셀들이 포함된 레이아웃을 갖는다. 표준셀은 개별적인 집적 회로 디자인에 반복적으로 사용하기 위해 기디자인된(predesigned) 집적 회로 구조들이다. 효과적인 집적 회로 다자인 레이아웃들은 다양한 기디자인된 표준셀과, 회로의 성능을 강화하고 회로 면적을 줄이기 위해 표준셀을 배치에 관한 기정의된(predefined) 법칙을 포함한다.
몇몇 실시예들에 따른 집적 회로는 기정의된 법칙에 의해 집적 회로 레이아웃에 배치된 하나 이상의 표준셀을 포함한다. 이런 표준셀은 집적 회로 디자인에 반복적으로 사용된다. 그러므로, 표준셀은 제조 기술에 따라 기디자인 되어, 표준셀 라이브러리에 저장된다. 집적 회로 디자이너는 이와 같은 표준셀을 검색하여 집적 회로 다자인에 포함시키고, 기정의된 배치 법칙에 따라 집적 회로 레이아웃에 배치시킬 수 있다.
표준셀은 인버터, AND, NAND, OR, XOR 및 NOR와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로 장치를 포함할 수 있다. 표준셀은 플립 플럽(flip-flop)과 랫치(latch)처럼 회로 블록에 자주 사용되는 다른 것을 포함할 수도 있다.
필러 셀은 집적 회로 디자인과 집적 회로 제조 법칙에 따르기 위해 인접하는 두 개의 인접하는 표준셀 사이에 삽입되는 집적 회로의 설계된 블록일 수 있다. 표준셀과 필러 셀의 적절한 설계 및 배열은 패킹 밀도 및 회로 성능을 강화할 수 있다.
몇몇 실시예에 따른 집적 회로에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 집적 회로는 터널링 트랜지스터(tunneling FET), 나노와이어(nanowire)를 포함하는 트랜지스터, 나노시트(nanosheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 집적 회로는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 11b는 몇몇 실시예에 따른 집적 회로를 설명하기 위한 도면들이다.
도 1은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 레이아웃도이다. 참고적으로, 도 1은 셀 라이브러리에서 제공되는 몇몇 실시예에 따른 표준셀의 레이아웃일 수 있다.
도 1을 참고하면, 몇몇 실시예들에 따른 집적 회로는 적어도 하나의 셀(CELL 1)을 포함한다.
몇몇 실시예에서, 각각의 셀은 적어도 둘의 셀 분리막(150)에 의해 분리될 수 있다. 셀 분리막(150)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장되어 인접 셀들을 서로 분리할 수 있다.
몇몇 실시예에 따른 집적 회로는 제1 활성 영역(112), 제2 활성 영역(114), 적어도 하나의 게이트 전극(120), 적어도 하나의 게이트 비아(VB1), 복수의 소스/드레인 컨택(170, 170-1, 170-2), 복수의 소스/드레인 비아(VA11, VA12, VA13), 제1 전원배선(PWR1), 제2 전원배선(PWR2), 및 복수의 배선패턴들(IW, OW11, OW12, OW13)을 포함한다.
도 2는 FEOL(Front-End-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로이 상면도이다. 도 3은 도 2의 A - A'를 따라 절단한 단면도이다. 도 4는 도 2의 B - B'를 따라 절단한 단면도이다. 도 5a 및 도 5b는 각각 도 2의 C - C'를 따라 절단한 단면도이다.
도 6은 MOL(Middle-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 7a 내지 도 7c는 각각 도 6의 D1 - D1을 따라 절단한 단면도이다. 도 8a 및 도 8b는 도 6의 소오스/드레인 컨택(170, 170_1)을 제2 방향(Y)으로 절단하여 보일 수 있는 다양한 도면들이다.
참고적으로, 도 5a 및 도 5b에서, X - X' 및 Y - Y'는 절단한 방향을 의미한다. 도 9는은 도 6에서 도시된 상면도 상에 배선층을 형성한 도면일 수 있다. 또한, 도 9는 게이트 컨택 및 소오스/드레인 컨택과 연결되는 비아와, 비아 상의 M1 금속층까지만 도시하였다.
도 1 내지 도 11b를 참고하면, 몇몇 실시예들에 따른 집적 회로는 적어도 하나의 표준셀(CELL1)을 포함할 수 있다.
표준셀(CELL1)은 기판(100) 상에 형성될 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 영역(112)은 제1 방향(X)을 따라 정의될 수 있다. 제1 활성 영역(112)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제1 활성 영역(112)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 활성 영역(112)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제1 활성 영역(112)은 제1 하부 활성 영역(112B)과, 제1 상부 활성 영역(112U)과, 제1 나노 시트(112NS)를 포함할 수 있다. 제1 하부 활성 영역(112B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제1 상부 활성 영역(112U)은 제1 하부 활성 영역(112B)으로부터 돌출된 핀 모양을 가질 수 있다. 제1 상부 활성 영역(112U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제1 나노 시트(112NS)는 제1 상부 활성 영역(112U)과 이격되어 배치될 수 있다. 제1 나노 시트(112NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 활성 영역(114)은 제1 방향(X)을 따라 정의될 수 있다. 제2 활성 영역(114)은 제1 활성 영역(112)과 제2 방향(Y)으로 이격되어 정의될 수 있다. 제1 활성 영역(112) 및 제2 활성 영역(114)은 깊은 트렌치(DT)에 의해 분리될 수 있다. 제2 활성 영역(114)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 활성 영역(114)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제2 하부 활성 영역(114B)과, 제2 상부 활성 영역(114U)과, 제2 나노 시트(114NS)를 포함할 수 있다. 제2 하부 활성 영역(114B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제2 상부 활성 영역(114U)은 제2 하부 활성 영역(114B)으로부터 돌출된 핀 모양을 가질 수 있다. 제2 상부 활성 영역(114U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제2 나노 시트(114NS)는 제2 상부 활성 영역(114U)과 이격되어 배치될 수 있다. 제2 나노 시트(114NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
표준셀(CELL1)은 제1 활성 영역(112)과 제2 활성 영역(114)을 포함할 수 있다.
활성 영역 분리막(105)은 기판(100) 상에 형성될 수 있다. 활성 영역 분리막(105)은 제1 활성 영역(112) 및 제2 활성 영역(114) 사이를 가로지를 수 있다. 활성 영역 분리막(105)은 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(105)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 구분하는 깊은 트렌치(DT)를 채울 수 있다.
셀 분리막(106)은 기판(100) 상에 형성될 수 있다. 셀 분리막(106)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 구분하는 깊은 트렌치(DT)를 채울 수 있다. 셀 분리막(106)은 셀 분리막(106)은 표준셀(CELL1)의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(105) 및 셀 분리막(106)은 각각 절연 물질을 포함할 수 있다.
활성 영역 분리막(105)과, 셀 분리막(106)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 정의하는 깊은 트렌치(DT)를 채우는 절연 물질을 포함할 수 있다. 이하의 설명에서, 활성 영역 분리막(105)은 하나의 셀에 포함된 제1 활성 영역(112) 및 제2 활성 영역(114) 사이에 배치된 절연 물질막일 수 있다. 즉, 활성 영역 분리막(105)은 셀 내부에 배치되는 절연 물질막인 것으로 설명한다. 셀 분리막(106)은 셀 내부에 배치되는 것이 아니고, 셀 경계 중 제1 방향(X)으로 연장되는 셀 경계를 따라 연장되는 절연 물질막일 수 있다. 즉, 셀 분리막(106)은 셀 경계를 따라 배치되는 절연 물질막인 것으로 설명한다.
몇몇 실시예들에 따른 제1 방향(X)으로 인접하여 배치되는 게이트 스택(120)과, 절연 게이트(150)는 1CPP(contacted poly pitch)만큼 이격될 수 있다. 일 예로, 인접하는 게이트 스택(120)은 1CPP만큼 이격될 수 있다. 다른 예로, 인접하는 게이트 스택(120)과 절연 게이트(150)는 1CPP만큼 이격될 수 있다. 또 다른 예로, 인접하는 절연 게이트(150)는 1CPP만큼 이격될 수 있다. 본 명세서에서는 게이트와 게이트 간의 간격을 CPP로 언급하나, 본 발명의 범위가 이에 한정되는 것은 아니고, 그리드(Grid) 등 다른 용어로 지칭될 수 있다고 할 것이다.
예를 들어, 인접하는 제1 게이트 스택과 제2 게이트 스택이 있다고 가정하자. 제2 방향(Y)으로 연장되는 제1 게이트 스택의 중심선과, 제2 방향(Y)으로 연장되는 제2 게이트 스택의 중심선 사이의 거리가 1CPP이면, 제1 게이트 스택과 제2 게이트 스택 사이에, 다른 게이트 스택 또는 절연 게이트는 배치되지 않는 것을 의미한다.
게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(112) 및 제2 활성 영역(114)에 걸쳐 배치될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(112)부터 제2 활성 영역(114)까지 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 활성 영역 분리막(105)을 가로지를 수 있다. 게이트 스택(120)의 일부와, 절연 게이트(150)의 일부는 각각 셀 분리막(106) 상으로 연장될 수 있다.
집적 회로는 복수의 게이트 스택들(120)과, 복수의 절연 게이트들(150)을 포함할 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제2 방향(Y)을 따라 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 제1 방향(X)으로 인접하여 배치될 수 있다.
게이트 스택(120)은 게이트 전극(122)과, 게이트 절연막(124)과, 게이트 스페이서(126)와, 게이트 캡핑막(128)을 포함할 수 있다. 경우에 따라, 게이트 스택(120)은 게이트 캡핑막(128)을 포함하지 않을 수 있다. 게이트 스페이서(126)는 게이트 절연막(124) 및 게이트 전극(122)이 형성될 수 있는 게이트 트렌치를 정의할 수 있다. 게이트 스페이서(126)는 예를 들어, 절연 물질을 포함할 수 있다. 게이트 절연막(124)은 제1 나노 시트(112NS)의 둘레를 따라 형성될 수 있다. 도시되지 않았지만, 게이트 절연막(124)은 제2 나노 시트(도 8의 114NS)의 둘레를 따라 형성될 수 있다. 게이트 절연막(124)은 예를 들어, 실리콘 산화물 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 실리콘 산화물보다 유전 상수가 큰 물질일 수 있다. 게이트 전극(122)은 게이트 절연막(124) 상에 형성될 수 있다. 게이트 전극(122)은 제1 나노 시트(112NS)를 감쌀 수 있다. 도시되지 않았지만, 게이트 전극(122)은 제2 나노 시트(114NS)를 감쌀 수 있다. 게이트 전극(122)은 예를 들어, 금속(2개 이상의 금속을 포함하는 금속 합금을 포함하는 의미이다.), 금속 질화물, 금속 탄화물, 금속 실리사이드, 반도체 물질 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(128)은 게이트 전극(122) 상에 배치될 수 있다. 게이트 캡핑막(128)은 예를 들어, 절연 물질을 포함할 수 있다.
절연 게이트(150)는 제1 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 분리시킬 수 있다. 절연 게이트(150)는 제1 활성 영역(112) 중 제1 상부 활성 영역(112U)을 분리할 수 있다. 절연 게이트(150)는 제1 활성 영역(112) 중 제1 하부 활성 영역(112B)의 일부를 분리하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 인접하는 소자의 전기적 분리를 위해, 절연 게이트(150)는 제1 하부 활성 영역(112B)을 전체적으로 분리시킬 수 있다. 도시되지 않았지만, 절연 게이트(150)는 제2 활성 영역(114) 중 제2 상부 활성 영역(114U)을 분리하고, 제2 하부 활성 영역(114B)의 일부를 분리할 수 있다. 절연 게이트(150)를 형성하는 제조 공정을 고려하면, 제1 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 제거한 후, 제1 활성 영역(112) 및 제2 활성 영역(114)이 제거된 부분에 절연 물질이 채워진다. 이를 통해, 절연 게이트(150)가 형성될 수 있다. 따라서, 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(112) 및 제2 활성 영역(114)과 접촉할 수 있다. 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(112) 및 제2 활성 영역(114)에 포함된 반도체 물질막과 접촉할 수 있다.
절연 게이트(150)는 활성 영역 분리막(105)을 가로지를 수 있다. 절연 게이트(150)는 활성 영역 분리막(105) 상에 배치될 수 있다. 절연 게이트(150)의 일부는 활성 영역 분리막(105) 내로 만입될 수 있다. 절연 게이트(150)를 형성하는 과정에서, 활성 영역 분리막(105)의 일부가 제거될 수도 있다. 이로 인해, 절연 게이트(150)의 일부는 활성 영역 분리막(105) 내로 만입될 수 있다. 절연 게이트(150)의 측벽에는 게이트 스페이서(126)가 배치될 수 있다. 절연 게이트(150)는 예를 들어, 절연 물질을 포함할 수 있다. 절연 게이트(150)는 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 집적 회로에서, 절연 게이트(150) 중 적어도 일부는 제2 방향(Y)으로 연장되는 표준셀(CELL1)의 경계에 배치되어, 인접하는 표준셀 사이를 분리할 수 있다. 절연 게이트(150)는 표준셀의 경계뿐만 아니라, 표준셀의 내부에도 배치될 수 있다. 하지만, 이하에서는, 절연 게이트(150)는 제2 방향(Y)으로 연장되는 표준셀의 경계에 배치되는 것으로 설명한다.
도 7a 내지 도 7c에서 반도체 패턴(130)은 인접하는 게이트 스택(120) 및 절연 게이트(150) 사이에 형성될 수 있다. 반도체 패턴(130)는 활성 영역(112, 114)의 일부를 제거하여 리세스를 형성한 후, 에피택셜 공정을 통해 리세스를 채움으로써 형성될 수 있다.
반도체 패턴(130)은 제1 활성 영역(112) 상에 형성될 수 있다. 반도체 패턴(130)은 제2 활성 영역(114) 상에 형성될 수 있다. 반도체 패턴(130) 중 적어도 일부는 트랜지스터의 소스/드레인 영역에 포함될 수 있다. 제1 활성 영역(112) 상에 형성되는 반도체 패턴(130)은 제2 활성 영역(114) 상에 형성되는 반도체 패턴(130)와 다른 도전형의 불순물이 도핑될 수 있다. 인접하는 절연 게이트(150) 사이에도, 반도체 패턴(130)은 형성될 수 있다.
셀 게이트 절단 패턴(160)은 셀 분리막(106) 상에 배치될 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장될 수 있다. 셀 게이트 절단 패턴(160)은 표준셀(20)의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 제2 방향(Y)으로 이격된 셀 게이트 절단 패턴(160) 사이에, 게이트 스택(120)과, 절연 게이트(150)가 배치될 수 있다. 셀 게이트 절단 패턴(160)은 예를 들어, 절연 물질을 포함할 수 있다.
셀 게이트 절단 패턴(160)은 셀의 경계에서 게이트 스택(120) 또는 절연 게이트(150)을 잘라줄 수 있다. 셀 게이트 절단 패턴(160)은 게이트 스택(120) 및 절연 게이트(150)와 접촉할 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장되는 게이트 스택(120)의 단변 및 절연 게이트(150)의 단변과 접촉할 수 있다. 표준셀(CELL1)은 제1 방향(X)으로 연장되는 경계를 따라 형성된 셀 게이트 절단 패턴(160)을 더 포함할 수 있다.
도 5a에서, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 도 5b에서, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다. 이와 같은 차이는, 셀 게이트 절단 패턴(160)을 어느 단계에서 형성하느냐에 따라 달라질 수 있다. 게이트 전극(122)를 만든 후 셀 게이트 절단 패턴(160)이 형성될 경우, 도 5a와 같이, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 반면, 게이트 전극(122)을 만들기 전(게이트 전극(122) 형성을 위한 몰드 게이트 단계)에 셀 게이트 절단 패턴(160)이 형성될 경우, 도 5b와 같이 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다.
표준셀(CELL1)은 인접하는 셀과 공통 경계에서 절연 게이트(150)를 공유할 수 있다. 도 1 내지 도 10c에 도시된 표준셀(CELL1)은 설명의 편의를 위해 2CPP의 폭으로 도시하였으나, 다양한 실시예에 따라 셀은 적어도 1CPP 폭을 가질 수 있다.
표준셀(CELL1)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 더 포함할 수 있다. 표준셀(CELL1)에 포함된 게이트 스택(120)은 제1 활성 영역(112) 및 제2 활성 영역(114)과 교차할 수 있다. 표준셀(CELL1)은 집적된 제1 p형 트랜지스터와, 제1 n형 트랜지스터를 포함할 수 있다. p형 트랜지스터는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성되고, n형 트랜지스터는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성될 수 있다. 예를 들어, p형 트랜지스터는 게이트 전극(122)와, 채널 영역인 제1 나노 시트(112NS)와, 소스/드레인 영역인 반도체 패턴(130)을 포함할 수 있다.
몇몇 실시예들에 따른 집적 회로는 소오스/드레인 컨택(170, 170_1, 170_2)과, 게이트 컨택(175)을 포함할 수 있다.
소스/드레인 컨택(170, 170_1, 170_2)은 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 배치될 수 있다. 소스/드레인 컨택(170, 170_1, 170_2)은 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 형성된 반도체 패턴(130)과 연결될 수 있다. 소스/드레인 컨택(170, 170_1, 170_2)은 노말 소스/드레인 컨택(170)과, 연장된 소스/드레인 컨택(170_1, 170-2)을 포함할 수 있다. 노말 소스/드레인 컨택(170)은 전체적으로 제1 활성 영역(112) 또는 제2 활성 영역(114)과 중첩될 수 있다. 연장된 소스/드레인 컨택(170_1, 170-2)의 일부는 셀 분리막(106) 및 셀 게이트 절단 패턴(160) 상으로 연장될 수 있다. 연장된 소오스/드레인 컨택(170_1, 170-2)은 이 후에 설명되는 전원 배선(도 9의 PWR1, PWR2)과 연결될 수 있다.
게이트 컨택(175)은 게이트 스택(120) 상에 형성되고, 절연 게이트(150) 상에 형성되지 않는다. 게이트 컨택(175)은 게이트 스택(120)과 연결될 수 있다. 예를 들어, 게이트 컨택(175)은 게이트 스택(120)의 게이트 전극(122)과 전기적으로 연결될 수 있다.
몇몇 실시예에 따라 게이트 컨택(175)은 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 배치될 수 있다. 또한, 몇몇 실시예에 따라 게이트 컨택(175)은 활성 영역 분리막(105) 상에도 형성될 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 게이트 컨택들(175) 중 적어도 하나는 제1 활성 영역(112) 및 제2 활성 영역(114) 중 하나와 중첩되는 위치에 배치될 수 있다.
표준셀(CELL1)은 적어도 하나의 노말 소스/드레인 컨택(170) 및 연장된 소스/드레인 컨택(170-1, 170-2), 게이트 컨택(175)을 더 포함할 수 있다.
도 7a에서, 소스/드레인 컨택(170_2)은 컨택 배리어막(170a)과 컨택 필링막(170b)을 포함할 수 있다. 컨택 필링막(170b)는 컨택 배리어막(170a)에 의해 정의된 트렌치를 채울 수 있다. 반면, 도 7b에서, 컨택 배리어막(170a)은 반도체 패턴(130)과 컨택 필링막(170b) 사이에만 형성되고, 층간 절연막(190)과 컨택 필링막(170b) 사이에는 형성되지 않을 수 있다. 이 후의 도면에서는, 컨택 배리어막(170a)과, 컨택 필링막(170b)을 구분하지 않고, 하나의 막으로 도시한다.
도 8a 및 도 8b는 소스/드레인 컨택(170, 170_1, 170_2)의 예시적인 단면을 나타낸다. 도 8a 및 도 8b는 소스/드레인 컨택(170, 170_1, 170_2)을 제2 방향(Y)을 따라 절단한 단면도일 수 있다.
게이트 컨택(175)이 제1 활성 영역(112) 및 제2 활성 영역(114) 상에 배치됨에 따라, 게이트 컨택(175)과, 소스/드레인 컨택(170, 170_1, 170_2) 사이의 단락 마진(short margin)이 고려되야 한다. 즉, 게이트 컨택(VB)이 소스/드레인 컨택(170, 170_1, 170_2) 주변에 위치하느냐에 따라, 소스/드레인 컨택(170, 170_1, 170_2)의 단면은 L자 형상(도 8a)을 갖거나, 180도 회전된 T자 형상(도 8b)을 가질 수 있다. 주변에 게이트 컨택(175)이 배치되지 않을 경우, 소스/드레인 컨택(170, 170_1, 170_2)은 도 7a 및 도 7b와 같은 단면을 가질 수도 있다.
도 9 내지 도 11b에서, 몇몇 실시예들에 따른 집적 회로는 소오스/드레인 비아(VA)와, 게이트 비아(VB)와, 배선 패턴(IW, OW)과, 전원배선(PWR1, PWR2)을 포함할 수 있다.
본 명세서에서, 설명의 편의를 위해 소스/드레인 비아(VA)로 통칭하나, 노말 소스/드레인 컨택과 연결되는 소스/드레인 비아는 노말 소스/드레인 비아로, 연장된 소스/드레인 컨택 및 전원배선을 연결하는 소스/드레인 비아는 연장된 소스/드레인 비아로 호칭할 수 있다. 표준셀(CELL1)은 소스/드레인 비아(VA)와, 게이트 비아(VB)와, 배선 패턴(IW, OW)과, 전원배선(PWR1, PWR2)을 포함할 수 있다.
도 10a 및 도 11a에서, 게이트 비아(VB)는 게이트 컨택(175) 상에 형성될 수 있다. 게이트 비아(VB)는 게이트 컨택(175)과 입력 배선 패턴(IW)를 연결시킬 수 있다. 소스/드레인 비아(VA)는 소스/드레인 컨택(170, 170_1, 170_2) 상에 형성될 수 있다. 소스/드레인 비아(VA)는 소스/드레인 컨택(170, 170_1, 170_2)의 적어도 일부와 연결될 수 있다. 소스/드레인 비아(VA)는 노말 소오스/드레인 컨택(170)과 출력 배선 패턴(OW)을 연결하는 노말 비아(VA11)와, 연장된 소스/드레인 컨택(170_1, 170_2)과 전원 배선(PWR1, PWR2)를 연결하는 전원 배선 비아(VA12, VA13)를 포함할 수 있다.
도 10a 내지 도 11b에서 배선 패턴(IW, OW)과, 전원 배선(PWR1, PWR2)은 제1 방향(X)으로 연장될 수 있다. 전원 배선(PWR1, PWR2)은 제1 전압이 공급되는 상부 전원 배선(PWR1)과, 제2 전압이 공급되는 하부 전원 배선(PWR2)을 포함할 수 있다. 상부 전원 배선(PWR1)은 p형 트랜지스터에 전원을 공급하고, 하부 전원 배선(PWR2)은 n형 트랜지스터에 전원을 공급할 수 있다.
게이트 컨택(175)과 입력 배선 패턴(IW)을 연결하는 구조와, 소스/드레인 컨택(170, 170_1, 170_2)과 출력 배선 패턴(OW) 및 전원 배선(PWR1, PWR2)는 도 10a 및 도 11a와 같은 구조를 갖지 않을 수도 있다.
도 10b 및 도 11b에서, 소스/드레인 비아(VA)와, 소스/드레인 컨택(170, 170_1, 170_2) 사이에 미들 컨택(176)이 더 개재될 수 있다. 게이트 비아(VB), 게이트 컨택(175) 사이에도 미들 컨택(176)이 더 개재될 수 있다. 배선 패턴(IW)과 게이트 비아(VB)는 통합 구조를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 배선 패턴(IW)과 게이트 비아(VB)은 배리어막에 의해 구분될 수 있다.
도 10c에서, 소스/드레인 비아(VA) 없이, 소스/드레인 컨택(170, 170_1, 170_2)은 출력 배선(OW) 및 전원 배선(PWR1, PWR2)와 연결될 수 있다. 게이트 비아(VB) 없이, 게이트 컨택(175)은 입력 배선(IW)과 연결될 수 있다.
도 12는 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 상면도이다. 이 후의 설명 및 도면에서는 도 1 내지 도 11b를 이용하여 설명한 것과 중복되는 내용은 간략히 하거나 생략한다.
도 12 내지 도 14은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 상면도이다. 설명의 편의를 위해 입력배선 및 출력배선으로 설명하나, 모두 셀과 셀 간의 연결배선으로 호칭될 수도 있다.
도 12를 참고하면, 입력 배선(IW)은 제2방향(Y)으로 연장된 게이트 스택(120)에 접속될 수 있다. 예를 들어 입력 배선(IW)은 게이트 비아(VB11, VB12, VB13)와 제3방향(Z)에서 중첩되도록 배치될 수 있다.
게이트 비아는 활성 영역 분리막(105)에 적어도 일부가 중첩되도록 배치될 수 있다(RB 영역). 몇몇 실시예에 따라 게이트 비아(VB11)는 활성 영역 분리막(105)과 교차하는 게이트 스택(120) 상에 배치될 수도 있고, 또는 게이트 비아(VB12)는 활성 영역 분리막(105) 일부와 제1 활성 영역(112) 일부에 걸치는 게이트 스택(120) 상에 배치될 수도 있다. 또는 게이트 비아(VB12)는 활성 영역 분리막(105) 일부와 제2 활성 영역(114) 일부에 걸치는 게이트 스택(120) 상에 배치될 수도 있다.
한편 도시하지는 않았으나, RA 영역 중 RB 영역을 제외한 나머지 영역의 게이트 스택(120) 상에도 게이트 비아(VB)가 배치될 수 있다. 예를 들어 게이트 비아는 제1 방향으로 연장되는 제1 활성 영역(112)과 교차하는 게이트 스택(120) 상에 배치될 수도 있고, 또는 게이트 비아(VB13)는 제2 활성 영역(114)과 교차하는 게이트 스택(120) 상에 배치될 수도 있다.
도 1 및 도 12를 참고하면, 표준셀 내에서 출력 배선(OW)은 입력 배선(IW)과 동일한 레벨에 배치되면서, 동일한 제1 방향(X)으로 연장되되, 입력 배선(IW)과 중첩되지 않도록 배치된다. 즉 엇갈리도록 배치된다. 예를 들어 입력 배선(IW)이 게이트 비아(VB12)의 위치에 따라 활성 영역 분리막(105) 일부와 제2 활성 영역(114) 일부 상면에서 제1방향으로 연장되도록 배치될 경우, 출력 배선(OW)은 몇몇 실시예에 따라 제1 활성 영역(112) 상면의 소스/드레인 컨택(170)과 제3방향(Z)으로 중첩되는 소스/드레인 비아(VA) 상에 배치될 수 있다. 또는 출력 배선(OW)은 몇몇 실시예에 따라 입력배선(IW)과 제2 전원 배선(PWR2) 사이의 제2 활성 영역(114) 상의 소스/드레인 컨택(170)과 제3방향(Z)으로 중첩되는 소스/드레인 비아(VA) 상에 배치될 수 있다.
즉, 하나의 표준셀은 제1 전원 배선(PWR1), 제2 전원 배선(PWR2), 입력 배선(IW) 및 출력 배선(OW)이 동일한 레벨(M1)에 배치된다. 출력 배선(OW)은 표준셀 내에서 입력 배선(IW)과 제1 방향으로 교차되는 노말 소스/드레인 컨택(170)을 제외한 나머지 영역의 노말 소스/드레인 컨택(170)과 교차되도록 배치될 수 있다. 즉, 표준셀은 출력 배선(OW)이 노말 소스/드레인 컨택(170)을 출력 단자로 사용하여 입력 배선(IW)보다 상위 레벨의 배선패턴으로 라우팅하지 않을 수 있어 집적도를 보다 향상시킬 수 있다.
도 13을 참고하면, 집적회로는 제1 표준셀(CELL1), 제2 표준셀(CELL2) 및 제3 표준셀(CELL4)을 포함할 수 있다. 몇몇 실시예에 따라 집적 회로는 직렬로 연결된 3개의 버퍼를 포함한다. 제1 표준셀 내지 제3 표준셀(CELL1, CELL2, CELL3)은 각각 제1 활성 영역(112) 상에 형성되는 p형 트랜지스터 및 제2 활성 영역(114) 상에 형성되는 n형 트랜지스터를 포함할 수 있다. 각각의 표준셀은 2CPP의 폭을 가질 수 있다.
제1 표준셀 내지 제3 표준셀(CELL1, CELL2, CELL3)의 연장된 소스/드레인 컨택(170_1)은 제1 전원 배선(PWR1)에 소스/드레인 비아(VA12, 22, 32)를 통해 연결되고, 연장된 소스/드레인 컨택(170_2)은 제2 전원 배선(PWR2)에 소스/드레인 비아(VA13, VA23, VA33)를 통해 연결된다.
입력 배선(IW1)은 제1 표준셀(CELL1)의 활성 영역 분리막(105) 상의 게이트 스택(120)에 게이트 비아(VB2)를 통해 연결될 수 있다.
제1 표준셀(CELL1)의 노말 소스/드레인 컨택(170)은 소스/드레인 비아(VA21)을 통해 제1 방향으로 연장되는 제1 중간 배선(CW1)이 연결될 수 있다. 제1 중간 배선(CW1)은 제2 표준셀(CELL2)의 게이트 스택(120)에 게이트 비아(VB1)를 통해 연결된다.
제2 표준셀(CELL2)의 노말 소스/드레인 컨택(170)은 소스/드레인 비아(VA)을 통해 제1 방향으로 연장되는 제2 중간 배선(CW2)이 연결될 수 있다. 제2 중간 배선(CW2)은 제3 표준셀(CELL3)의 게이트 스택(120)에 게이트 비아(VB3)를 통해 연결된다.
제3 표준셀(CELL3)의 노말 소스/드레인 컨택(170)은 소스/드레인 비아(VA31)을 통해 제1 방향으로 연장되는 출력 배선(OW)이 연결될 수 있다.
제1 전원 배선(PWR1), 제2 전원 배선(PWR2), 입력 배선(IW), 중간 배선(CW1, CW2) 및 출력 배선(OW)은 모두 동일한 M1 레벨에 배치된다. 다만, 입력 배선(IW1), 중간 배선(CW1, CW2) 및 출력 배선(OW)은 하나의 표준셀 내에서 서로 중첩되지 않도록 엇갈리게 배치된다.
도 14는 몇몇 실시예에 따른 집적 회로를 설명하기 위한 상면도이다.
표준셀은 도 1 내지 도 13의 실시예와 달리, 적어도 3개의 전원배선 및 적어도 4개의 활성 영역을 포함하도록 디자인될 수도 있다.
몇몇 실시예에 따라 집적회로는 2CPP의 폭을 가지는 제1 표준셀(CELL1) 및 3CPP의 폭을 가진 제2 표준셀(CELL2)을 포함할 수 있다.
집적회로는 제1 전원배선(PWR1), 제2 전원배선(PWR2), 제3 전원배선(PWR1)을 포함할 수 있다. 실시예에 따라 제1 전원배선(PWR1)은 제3 전원배선(PWR1)과 동일한 공급전원전압이 인가될 수 있다.
집적회로는 제1방향(X)으로 연장되면서 제2 방향(Y)으로 소정의 거리만큼 이격된 제1 전원배선(PWR1) 및 제2 전원배선(PWR2) 사이에 제1 활성영역(112), 제2 활성영역(114)을 포함할 수 있다. 집적회로는 제1방향(X)으로 연장되면서 제2 방향(Y)으로 소정의 거리만큼 이격된 제2 전원배선(PWR2) 및 제3 전원배선(PWR1) 사이에 제3 활성영역(114), 제4 활성영역(112)을 포함할 수 있다.
집적회로는 각각 1CPP 간격으로 이격된 절연 게이트(150) 및 게이트 스택(120)을 포함한다. 제1 표준셀(CELL1)은 두 개의 절연 게이트(150) 및 하나의 게이트 스택(120)을 포함할 수 있다. 제2 표준셀(CELL2)은 두 개의 절연 게이트(150) 및 2개의 게이트 스택(120)을 포함할 수 있다.
집적 회로는 복수의 소스/드레인 컨택(170, 170_1, 170_2)을 포함한다. 제1 표준셀(CELL1)은 하나의 절연 게이트(150)와 게이트 스택(120) 사이에 연장된 소스/드레인 컨택(170_1, 170_2)을 포함한다. 연장된 소스/드레인 컨택(170_1, 170_2)은 소스/드레인 비아(VA11, VA12, VA13, VA14)를 통해 각각 제1 전원배선(PWR1), 제2 전원배선(PWR2) 및, 제3 전원배선(PWR1)에 교차하며 접속할 수 있다. 또한 제1 표준셀(CELL1)은 다른 하나의 절연 게이트(150)와 게이트 스택(120) 사이에 노말 소스/드레인 컨택(170)을 포함한다. 노말 소스/드레인 컨택(170)은 소스/드레인 비아(VA15)를 통해 제1 출력배선(OW1)에 교차하며 접속할 수 있다.
제2 표준셀(CELL2)에 포함된 2 개의 게이트 스택을 각각 제1 게이트 스택(120, 좌측), 제2 게이트 스택(120, 우측)이라고 하자. 제1 표준셀(CELL1)의 게이트 스택(120), 제2 표준셀(CELL2)의 제1 게이트 스택(120), 제2 게이트 스택(120)은 입력배선(IW)과 교차하며 게이트 비아(VB1, VB2, VB3)을 통해 접속할 수 있다.
제2 표준셀(CELL2)은 하나의 절연 게이트(150)와 제1 게이트 스택(120) 사이에 연장된 소스/드레인 컨택(170_1, 170_2) 및 제2 게이트 스택과 다른 하나의 절연 게이트(150) 사이에 연장된 소스/드레인 컨택(170_1, 170_2)을 포함한다. 연장된 소스/드레인 컨택(170_1, 170_2)은 소스/드레인 비아(VA21, VA22, VA23, VA24, VA31, VA32, VA33, VA34)를 통해 각각 제1 전원배선(PWR1), 제2 전원배선(PWR2) 및, 제3 전원배선(PWR1)에 교차하며 접속할 수 있다.
또한 제2 표준셀(CELL2)은 제1 게이트 스택(120)과 제2 게이트 스택(120) 사이에 노말 소스/드레인 컨택(170)을 포함한다. 노말 소스/드레인 컨택(170)은 소스/드레인 비아(VA16)를 통해 제2 출력배선(OW2)에 교차하며 접속할 수 있다.
제1 출력배선(OW1)과 제2 출력배선(OW2)은 입력배선(IW)과 각각의 표준셀 내에서 중첩되지 않도록 제2방향(Y)으로 이격되어 배치될 수 있다. 도시된 실시예에서 제1 출력배선(OW1)과 제2 출력배선(OW2)은 별도의 배선패턴으로 도시하였으나, 다른 표준셀의 배치 실시예에 따라, 제1 출력배선(OW1)과 제2 출력배선(OW2)은 동일한 배선패턴으로 연결될 수도 있다.
도 15는 몇몇 실시예에 따른 집적 회로를 설명하기 위한 상면도이고, 도 16은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 상면도이다. 도 15의 실시예는 2 개의 전원배선 사이에 배치되는 싱글 하이트(Single Height) 표준셀이고, 도 16의 실시예는 3 이상의 전원 배선 사이에 배치되는 멀티 하이트(Multi Height) 표준셀을 도시한 것이다.
도 15를 참고하면, 집적회로는 각 표준셀에 공급되는 전원을 안정화하기 위한 추가 전원배선을 포함할 수 있다. 즉, 복수의 표준셀들을 배치하면서 전원 공급을 보강하기 위해 추가로 배치될 수 있다.
예를 들어, 4CPP의 폭을 갖는 표준셀에서, 제1 추가 전원배선(PWR1)을 포함할 수 있다. 제1 추가 전원배선(PW1)은 제1 전원배선(PWR1)과 동일한 제1 전원공급전압이 인가될 수 있다. 제1 추가 전원배선(PW1)은 제1 연장된 소스/드레인 컨택(170_1)에 교차하며 소스/드레인 비아(VA23, VA13)를 통해 접속될 수 있다.
다른 실시예에 따라, 표준셀은 제2 추가 전원배선(PWR1)을 포함할 수도 있다. 제2 추가 전원배선(PW2)은 제2 전원배선(PWR2)과 동일한 제2 전원공급전압이 인가될 수 있다. 제2 추가 전원배선(PW2)은 제2 연장된 소스/드레인 컨택(170_2)에 교차하며 소스/드레인 비아(VA24, VA14)를 통해 접속될 수 있다.
도 16을 참고하면, 집적회로는 제1 추가 전원배선(PW1) 또는 제2 추가 전원배선(PW2)을 포함할 수 있다. 도 15와 달리, 도 16은 제1 추가 전원배선(PW1)은 제1 전원배선(PWR1)과 제2 전원배선(PWR2) 사이에 배치되고, 제2 추가 전원배선(PW2)은 제2 전원배선(PWR2)과 제3 전원배선(PWR1) 사이에 각각 배치될 수 있다.
도 17은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 상면도이다.
도 17에서, 집적회로는 멀티 하이트 표준셀(CELL X)에서 각각 분기되어 연결되는 단일 하이트 제1 표준셀 내지 제4 표준셀(CELL 1, CELL 2, CELL 3, CELL 4)를 포함할 수 있다. 다양한 실시예에 따라 멀티 하이트 표준셀(CELL X)은 표준셀 라이브러리에 셋팅된 어느 하나의 표준셀일 수도 있고, 또는 필러 셀일 수도 있다. 다양한 실시예에 따라 제1 표준셀 내지 제4 표준셀(CELL 1~4)은 서로 동일한 표준셀일 수도 있고, 다른 표준셀일 수도 있으며, 또는 서로 상보적인 표준셀일 수도 있다.
도시된 실시예에서 멀티 하이트 표준셀(CELL X)은 제1 내지 제4의 단일 하이트 표준셀(CELL 1~4)과 연결될 수 있다. 멀티 하이트 표준셀(CELL X)은 최상단 전원배선과 최하단 전원배선 사이에 제2 방향(Y)으로 연장된 두 개의 절연 게이트(120), 적어도 하나의 노말 소스/드레인 컨택(170)을 포함할 수 있다. 멀티 하이트 표준셀(CELL X)은 복수의 전원배선 간에 제2 방향(Y)으로 연장되나 소정의 간격으로 이격된, 연장된 소스/드레인 컨택(170_1, 170_2)을 포함할 수 있다.
멀티 하이트 표준셀(CELL X)이 표준셀인 경우, 제2 방향(Y)으로 이격된 절연 게이트 사이에 적어도 하나의 게이트 스택(120)을 더 포함할 수 있다. 이 경우 입력배선(IW1)은 게이트 스택(120)에 교차하며 연결될 수 있다. 분기되는 중간배선들(CW1, CW2, CW3, CW4)은 노말 소스/드레인 컨택(170)에 교차되며 인접한 단일 하이트 표준셀(CELL 1~4)의 입력배선으로 이용될 수 있다.
멀티 하이트 표준셀(CELL X)이 필러셀인 경우, 적어도 2 이상의 절연 게이트(150) 및 필러 소스/드레인 컨택을 포함할 수 있다. 필러 소스/드레인 컨택은 노말 소스/드레인 컨택일 수 있다. 이 경우 입력배선(IW1)은 필러 소스/드레인 컨택(170)에 교차하며 연결될 수 있다. 분기되는 중간배선들(CW1, CW2, CW3, CW4)은 필러 소스/드레인 컨택(170)에 교차되며 인접한 단일 하이트 표준셀(CELL 1~4)의 입력배선으로 이용될 수 있다.
멀티 하이트 표준셀(CELL X)로부터의 중간배선(CW1~CW4)은 단일 하이트 표준셀(CELL 1~4)의 게이트 스택(120)과 게이트 비아(VB)를 통해 교차되며 접속될 수 있다. 단일 하이트 표준셀(CELL 1~4)의 적어도 하나의 노말 소스/드레인 컨택(170)은 소스/드레인 비아(VA)를 통해 제1 방향(X)으로 연장되는 각각의 출력배선(OW1 ~ OW4)과 접속될 수 있다.
표준셀과 표준셀 간에 전원배선, 입력배선, 중간배선 및 출력 배선은 동일한 레벨(M1)에 배치될 수 있어, PnR(Place and Routing)의 집적도를 향상시킬 수 있다.
도 18은 몇몇 실시예에 따른 집적 회로를 설명하기 위한 상면도이다.
도 18을 참고하면, 집적회로는 복수의 표준셀 및 필러셀을 포함할 수 있다. 도시된 실시예는 4개의 단일 하이트 표준셀과 1개의 멀티 하이트 필러 셀을 도시한 것이나, 실시예에 따라 다양한 표준셀의 레이아웃 배치가 가능하다 할 것이다.
필러셀은 각 표준셀 내의 입출력 배선이 복잡해질 경우 인접한 표준셀 사이에 배치가능하다. 입력배선 및 중간배선과 출력배선은 모두 제1 방향(X)으로 연장되는 배선패턴으로, 하나의 표준셀 내에서 제1 방향에서 서로 중첩되지 않도록 배치되어야 한다. 예를 들어, 표준셀(CELL 1)의 출력신호를 복수의 표준셀(CELL 2, CELL 3, CELL 4)에서 입력받아야 할 경우 필러셀(Filler)을 이용할 수 있다.
상기 예에서 표준셀(CELL 1)은 필러셀의 노말 소스/드레인 컨택(170)을 출력단자로 이용하여 인접한 표준셀(CELL 2, CELL 3, CELL 4)로 출력신호를 인가할 수 있다. 구체적으로 설명하면, 표준셀(CELL 1)의 출력배선(CW1)은 필러셀의 노말 소스/드레인 컨택에 소스/드레인 비아(VA)를 통해 접속하고, 인접한 표준셀(CELL 2, CELL 3, CELL 4)은 입력배선들(CW2, CW3, CW4)을 필러셀의 노말 소스/드레인 컨택에 소스/드레인 비아(VA)를 통해 접속할 수 있다.
도 19는 몇몇 실시예에 따른 표준셀을 이용한 집적회로 설계를 설명하기 위한 흐름도이다.
도 19를 참고하면, 먼저 사용자가 필요한 집적회로에 대해 프로세스 디자인(Process Design)을 셋팅한다(S10). 프로세스 디자인이 확정되면, 기저장된 표준셀 라이브러리에서 확정된 프로세스 디자인에 필요한 표준셀들을 선택하고(S20), 프로세스에 맞게 조합한다(S30). 표준셀 라이브러리에는 복수의 표준셀에 대한 레이아웃 및 표준셀에 대한 정보들이 저장될 수 있다. 표준셀에 대한 정보는 해당 표준셀의 기능(function), 특성 및 요구사항 등이 포함될 수 있다.
표준셀을 조합하는 경우 동작 순서에 따른 대한 배치(placement), 신호를 전달하기 위한 입출력배선들의 라우팅(routing) 관계, 동작 타이밍 등을 고려하여 표준셀 라이브러리에서 취사선택할 수 있다.
최종 선택된 표준셀은 동작 타이밍, 신호배선 등을 모두 조합하여 집적회로의 최종 레이아웃으로 테이프아웃될 수 있다(S40).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 112 : 제1 활성 영역
114 : 제2 활성 영역 105 : 활성 영역 분리막
120 : 게이트 스택 150 : 절연 게이트
170_1, 170_2 : 연장된 소스/드레인 컨택
170: 노말 소스/드레인 컨택
VA : 소스/드레인 비아
VB : 게이트 비아

Claims (20)

  1. 집적된 제1 p형 트랜지스터와 제1 n형 트랜지스터를 포함하는 제1 표준셀; 및
    상기 제1 표준셀과 제1방향으로 인접하고, 집적된 제2 p형 트랜지스터와 제2 n형 트랜지스터를 포함하는 제2 표준셀을 포함하고,
    상기 제1 p형 트랜지스터와 상기 제2 p형 트랜지스터는 제1 방향으로 연장되는 제1 활성 영역 상에 형성되고,
    상기 제1 n형 트랜지스터와 상기 제2 n형 트랜지스터는 제1 방향으로 연장되는 제2 활성 영역 상에 형성되고,
    상기 제1 표준셀은
    제2 방향으로 연장되어 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 제1 게이트 스택;
    상기 제1 게이트 스택의 일측에 제2 방향으로 연장되어 형성되는 적어도 둘의 제1 연장된 소스/드레인 컨택;
    상기 제1 게이트 스택의 타측에 제2 방향으로 연장되어 형성되는 제1 노말 소스/드레인 컨택;
    상기 제1 게이트 스택과 접속되는 제1 게이트 비아; 및
    상기 제1 노말 소스/드레인 컨택과 접속되는 제1 소스/드레인 비아;를 포함하고,
    상기 제2 표준셀은
    제2 방향으로 연장되어 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하는 제2 게이트 스택; 및
    상기 제2 게이트 스택과 접속되는 제2 게이트 비아;를 포함하며,
    제1방향으로 연장되어, 상기 제1 게이트 비아에 접속되는 제1 표준셀의 입력배선; 및
    제1방향으로 연장되고, 상기 제1 표준셀의 입력배선과 동일 레벨에 배치되어, 상기 제1 소스/드레인 비아 및 상기 제2 게이트 비아를 연결하는 제1 표준셀의 출력배선을 포함하는 집적회로.
  2. 제1항에 있어서,상기 제1 표준셀은
    제2방향으로 연장되어 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하며, 상기 제1 게이트 스택과 이격되는 제3 게이트 스택;
    상기 제3 게이트 스택의 일측에 제2방향으로 연장되어 형성되는 제3 연장된 소스/드레인 컨택;
    상기 제3 게이트 스택과 접속되는 제3 게이트 비아;를 포함하고,
    상기 제1 노말 소스/드레인 컨택은
    제3 게이트 스택의 타측과 상기 제1 게이트 스택의 타측 사이에 제2방향으로 연장되어 형성되고,
    상기 제1 표준셀의 입력배선은 제1방향으로 연장되어, 상기 제1 게이트 비아 및 상기 제3 게이트 비아에 접속되는, 집적회로.
  3. 제1항에 있어서, 상기 제2 표준셀은
    제2방향으로 연장되어 상기 제1 활성 영역 및 상기 제2 활성 영역과 교차하고, 상기 제2 게이트 비아의 일측에 배치되는 제2 표준셀 노말 소스/드레인 컨택; 및
    상기 제2 표준셀 노말 소스/드레인 컨택과 접속되는 제2 소스/드레인 비아를 포함하는, 집적회로.
  4. 제1항에 있어서, 상기 제1 표준셀은
    제1방향으로 연장되고, 상기 적어도 둘의 제1 연장된 소스/드레인 컨택 각각과 제3방향으로 중첩되는 적어도 둘의 제3 소스/드레인 비아; 및
    상기 제3 소스/드레인 비아와 제3방향으로 중첩되어 접속되고, 제1방향으로 연장되는 제1 전원 배선 및 제2 전원 배선을 포함하는 집적회로.
  5. 제4항에 있어서, 상기 제1 표준셀은
    상기 제1 전원 배선, 상기 제2 전원 배선, 상기 입력 배선 및 상기 출력 배선이 제3방향에서 동일 레벨에 배치되는 집적회로.
  6. 제1항에 있어서,
    상기 제1 활성 영역 및 상기 제2 활성 영역은 나노 시트를 포함하고,
    상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 나노 시트를 감싸는 집적회로.
  7. 제1항에 있어서,
    제1방향에서 상기 제1 표준셀과 상기 제2 표준셀 사이에 배치되는 필러 셀을 포함하고,
    상기 필러 셀은
    제2방향으로 연장되어 상기 제1 표준셀과 경계를 이루는 제1 절연 게이트;
    제2방향으로 연장되어 상기 제2 표준셀과 경계를 이루는 제2 절연 게이트;
    상기 제1 절연 게이트와 상기 제2 절연 게이트 사이에서, 제2방향으로 연장되어 형성되는 필러 소스/드레인 컨택; 및
    상기 필러 소스/드레인 컨택에 접속되고 상기 출력배선에 연결되는 적어도 하나의 필러 소스/드레인 비아를 포함하는, 집적회로.
  8. 제7항에 있어서,
    상기 필러 셀에 제1방향으로 인접하고, 상기 제1 표준셀에 제2방향으로 인접한 적어도 하나의 제3 표준셀을 포함하고,
    상기 필러 셀은 제2방향의 길이가 상기 제1 표준셀 및 상기 제3 표준셀의 제2방향 길이의 합과 동일하고,
    상기 제3 표준셀은
    제2방향으로 연장되는 제3 게이트 스택; 및
    상기 제3 게이트 스택에 접속되고 상기 출력배선에 연결되는 제3 게이트 비아를 포함하는 집적회로.
  9. 제8항에 있어서,
    제1방향으로 연장되어, 상기 제1 표준셀과 상기 제3 표준셀 사이에 형성되는 셀 분리막을 더 포함하는, 집적회로.
  10. 제1항에 있어서,
    상기 제1 표준셀은 집적된 제3 p형 트랜지스터와 제3 n형 트랜지스터를 포함하고,
    상기 제3 p형 트랜지스터는 제1 방향으로 연장되는 제3 활성 영역 상에 형성되고, 상기 제3 n형 트랜지스터는 제1 방향으로 연장되는 제4 활성 영역 상에 형성되고,
    상기 제1 게이트 스택은 제2방향으로 연장되어 상기 제1 활성 영역 내지 상기 제4 활성 영역과 교차하고,
    상기 제1 노말 소스/드레인 컨택은 제2방향으로 연장되어 상기 제1 활성 영역 내지 상기 제4 활성 영역과 교차하는, 집적회로.
  11. 제1항에 있어서, 상기 제1 표준셀의 상기 입력배선과 상기 출력배선은 제1방향에서 중첩되지 않고 제2방향으로 이격되어 배치되는, 집적회로.
  12. 집적회로에 있어서, 상기 집적회로는
    각각이 기판 상에 제1 방향으로 연장되고,제2 방향으로 서로 이격되어 형성되는 제1 활성 영역 내지 제4 활성 영역;
    상기 기판 상에 제1방향으로 연장되고, 상기 제1 활성 영역 내지 제4 활성 영역 각각의 사이에 배치되어 형성되는 활성 영역 분리막;
    집적된 제1 p형 트랜지스터, 제1 n형 트랜지스터, 제2 p형 트랜지스터 및 제2 n형 트랜지스터를 포함하는 제1 표준셀;
    일측이 상기 제1 표준셀에 제1방향으로 인접하고, 제3 p형 트랜지스터 및 제3 n형 트랜지스터를 포함하는 제2 표준셀;을 포함하고,
    상기 제1 p형 트랜지스터, 상기 제3 p형 트랜지스터는 상기 제1 활성 영역 상에 형성되고,
    상기 제1 n형 트랜지스터, 상기 제3 n형 트랜지스터는 상기 제2 활성 영역 상에 형성되고,
    상기 제2 p형 트랜지스터는 상기 제3 활성 영역 상에 형성되고,
    상기 제2 n형 트랜지스터는 상기 제4 활성 영역 상에 형성되고,
    상기 제1 표준셀은
    제2 방향으로 연장되어, 상기 제1 활성 영역 내지 제 4 활성 영역을 교차하는 적어도 하나의 제1 게이트 스택;
    제2방향으로 연장되어 상기 제1 게이트 스택 일측에서 상기 제1 활성 영역 내지 제4 활성 영역 각각에 비연속적으로 형성되는 적어도 하나의 제1 연장된 소스/드레인 컨택;
    제2방향으로 연장되어 상기 제1 게이트 스택 타측에 상기 제1 활성 영역 내지 제4 활성 영역을 교차하도록 형성되는 적어도 하나의 제1 노말 소스/드레인 컨택; 및
    상기 제1 노말 소스/드레인 컨택에 연결되는 제1 소스/드레인 비아를 포함하고,
    상기 제2 표준셀은
    제2방향으로 연장되어 상기 제1 활성 영역 내지 제2 활성 영역을 교차하는 적어도 하나의 제2 게이트 스택; 및
    상기 제2 게이트 스택에 접속하는 제2 게이트 비아를 포함하고,
    상기 집적회로는
    제1방향으로 연장되고 상기 제1 소스/드레인 비아와 상기 제2 게이트 비아를 연결하는 제1 출력배선을 포함하고,
    상기 제1 출력배선은 상기 제1표준셀 및 상기 제2 표준셀의 적어도 하나의 전원배선과 제3방향으로 동일한 레벨에 배치되는, 집적회로.
  13. 제12항에 있어서,
    상기 제1 표준셀의 일측과 상기 제2 표준셀 일측 사이에 배치되는 제1 필러 셀을 더 포함하고,
    상기 제1 필러 셀은
    상기 제1 표준셀의 일측과 경계를 이루는 제1 절연 게이트;
    상기 제2 표준셀의 일측과 경계를 이루는 제2 절연 게이트;
    상기 제1 절연 게이트 및 상기 제2 절연 게이트 사이에 배치되는 필러 소스/드레인 컨택: 및
    상기 제1 필러 소스/드레인 컨택에 접속하는 제1 필러 소스/드레인 비아를 포함하고,
    상기 제1 출력배선은
    상기 제1 소스/드레인 비아와 상기 제1 필러 소스/드레인 비아를 연결하는 것인, 집적회로.
  14. 제13항에 있어서,
    상기 제2 표준셀의 타측에 제1 방향으로 인접하는 제3 표준셀;을 포함하고,
    상기 제1 출력배선은 상기 제3 표준셀에 연결되는, 집적회로.
  15. 제12항에 있어서, 상기 제1 표준셀은
    상기 제1 게이트 스택이 복수 개인 경우, 각각이 제2방향으로 연장되어 상기 복수의 제1 게이트 스택 사이에 배치되는 복수의 제1 연장된 소스/드레인 컨택 및 복수의 제1 노말 소스/드레인 컨택; 및
    상기 복수의 제1 연장된 소스/드레인 컨택에 각각 접속되고, 동일 선 상에 배치되는 복수의 제1 소스 비아를 포함하고,
    상기 집적회로는
    제1방향으로 연장되어 상기 복수의 제1 소스 비아에 접속되는 제1 전원배선을 더 포함하는 것인, 집적회로.
  16. 제12항에 있어서, 상기 제1 표준셀은
    상기 제1 게이트 스택이 복수 개인 경우, 각각이 제2방향으로 연장되어 상기 복수의 제1 게이트 스택 사이에 배치되는 복수의 제1 연장된 소스/드레인 컨택 및 복수의 제1 노말 소스/드레인 컨택; 및
    상기 복수의 제1 노말 소스/드레인 컨택에 각각 접속되고, 동일 선 상에 배치되는 복수의 제1 소스/드레인 비아를 포함하고,
    상기 집적회로는
    제1방향으로 연장되어 상기 복수의 제1 소스/드레인 비아 중 적어도 둘의 제1 소스/드레인 비아에 접속되는 제2 출력 배선을 포함하는 것인, 집적회로.
  17. 제12항에 있어서, 상기 제1 활성 영역 내지 제4 활성 영역은 나노 시트를 포함하고,
    상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 나노 시트를 감싸는 집적회로.
  18. 제12항에 있어서,
    일측이 상기 제1 표준셀의 타측에 제1방향으로 인접하고, 상기 제3 활성 영역 및 상기 제4 활성영역 상에 형성되는 제4 표준셀;을 포함하고,
    상기 제4 표준셀은
    상기 제1 표준셀과의 경계 상에 제3 절연 게이트;
    상기 제3 절연 게이트와 원피치 차원(one-pitch dimension)만큼 이격되고, 제2방향으로 연장되어 상기 제3 활성 영역 내지 제4 활성 영역을 교차하는 적어도 하나의 제4 게이트 스택;
    상기 제4 게이트 스택에 접속하는 제4 게이트 비아를 포함하고,
    상기 집적회로는
    제1방향으로 연장되고 상기 제1 소스/드레인 비아와 상기 제4 게이트 비아를 연결하는 제3 출력배선을 포함하는 것인, 집적회로.
  19. 서로 인접하는 복수의 표준셀을 포함하고,
    상기 표준셀 각각은
    제1방향으로 연장되는 적어도 둘의 활성 영역;
    제1방향으로 연장되어 상기 활성 영역 사이에 배치되는 적어도 하나의 활성 영역 분리막;
    제2방향으로 연장되어 상기 활성 영역 및 상기 활성 영역 분리막을 교차하는 적어도 하나의 게이트 스택;
    상기 게이트 스택에 제3방향으로 적층되어 접속되는 적어도 하나의 게이트 비아;
    상기 게이트 스택 일측에 제2방향으로 연장되는 적어도 하나의 연장 소스/드레인 컨택;
    상기 게이트 스택 타측에 제2방향으로 연장되는 적어도 하나의 노말 소스/드레인 컨택;
    상기 연장 소스/드레인 컨택에 제3방향으로 적층되어 접속되는 복수의 연장 소스/드레인 비아; 및
    상기 노말 소스/드레인 컨택에 제3방향으로 적층되어 접속되는 적어도 하나의 노말 소스/드레인 비아를 포함하고,
    상기 노말 소스/드레인 컨택은 상기 표준셀의 출력단자로 이용되어,
    제1방향으로 연장되어 어느 하나의 표준셀의 상기 노말 소스/드레인 비아에 접속되는 제1 연결배선은 인접한 다른 표준셀의 상기 게이트 비아에 접속되는, 집적회로.
  20. 제19항에 있어서, 상기 표준셀은
    상기 적어도 하나의 활성 영역 분리막 상에 배치되는 적어도 둘의 전원 배선을 포함하고,
    상기 전원 배선과 상기 제1 연결배선은 제3방향으로 동일한 레벨에 배치되는, 집적회로.
KR1020200053914A 2019-11-29 2020-05-06 집적된 표준셀 구조를 포함하는 집적 회로 KR20210067839A (ko)

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