CN112466851A - 半导体装置、非易失性存储器装置及存储装置 - Google Patents

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Abstract

本发明涉及半导体装置、非易失性存储器装置及存储装置。该半导体装置包括半导体管芯、半导体集成电路、外部裂纹检测结构、多个内部裂纹检测结构和多个路径选择电路。半导体管芯包括中心区域和围绕中心区域的边缘区域。半导体集成电路在中心区域的多个子区域中。外部裂纹检测结构在边缘区域中。所述多个内部裂纹检测结构分别在所述多个子区域中。路径选择电路被配置为控制外部裂纹检测结构与所述多个内部裂纹检测结构之间的电连接。通过外部裂纹检测结构和内部裂纹检测结构的选择性电连接，除了边缘区域中的裂纹之外，还可以有效地检测中心区域中的裂纹。

Description

半导体装置、非易失性存储器装置及存储装置
技术领域
示例实施方式大体涉及半导体集成电路，并且更具体地涉及包括裂纹检测结构的半导体装置和非易失性存储器装置。
背景技术
通常，通过在半导体材料的晶片中形成重复的图案来制造集成电路。晶片可以被切割成或切成多个半导体管芯，并且各个半导体管芯可以被封装到半导体芯片中。在切割和封装过程中，半导体管芯中可能出现裂纹。为了降低次品的产量，对半导体进行检查以检测裂纹。
发明内容
一些示例实施方式可以提供用于增强各种类型的裂纹穿透的可检测性的半导体装置和非易失性存储器装置。
根据示例实施方式，一种半导体装置包括半导体管芯、半导体集成电路、外部裂纹检测结构、多个内部裂纹检测结构和多个路径选择电路。半导体管芯包括中心区域和围绕中心区域的边缘区域。半导体集成电路在中心区域的多个子区域中。外部裂纹检测结构在边缘区域中。所述多个内部裂纹检测结构分别形成在所述多个子区域中。所述多个路径选择电路控制在外部裂纹检测结构与所述多个内部裂纹检测结构之间的电连接。
根据示例实施方式，一种非易失性存储器装置包括第一半导体管芯、第二半导体管芯、存储器单元结构、外围电路、外部裂纹检测结构、多个内部裂纹检测结构和多个路径选择电路。第一半导体管芯在垂直方向上堆叠在第二半导体管芯上，并且第一半导体管芯和第二半导体管芯中的每个包括中心区域和围绕中心区域的边缘区域。存储器单元结构在第一半导体管芯的中心区域的多个上部子区域中。外围电路在第二半导体管芯的中心区域的多个下部子区域中。外部裂纹检测结构在第一半导体管芯和第二半导体管芯的边缘区域中。所述多个内部裂纹检测结构分别在所述多个上部子区域和在所述多个下部子区域中。所述多个路径选择电路控制在外部裂纹检测结构与所述多个内部裂纹检测结构之间的电连接。
根据示例实施方式，一种存储装置包括一个或更多个非易失性存储器装置以及配置为控制对非易失性存储器装置的访问的处理电路。如上所述，每个非易失性存储器装置包括第一半导体管芯、第二半导体管芯、存储器单元结构、外围电路、外部裂纹检测结构、所述多个内部裂纹检测结构和所述多个路径选择电路。
通过外部裂纹检测结构和内部裂纹检测结构的选择性电连接，根据示例实施方式的半导体装置和非易失性存储器装置除了边缘区域中的裂纹之外，还可以有效地检测中心区域中的裂纹。
另外，根据示例实施方式的半导体装置和非易失性存储器装置可以使用在垂直方向上延伸的三维裂纹检测结构来彻底检测各种类型的裂纹穿透。根据示例实施方式的半导体装置和非易失性存储器装置可以降低或防止劣质产品的产量，同时具有增强的裂纹和裂纹位置的可检测性。
附图说明
根据以下结合附图的详细描述，将更加清楚地理解本公开的示例实施方式。
图1是示出根据示例实施方式的半导体装置的布局的俯视图。
图2是示出图1的半导体装置中包括的路径选择电路的示例实施方式的图。
图3A和图3B是示出图2的路径选择电路的切换操作的图。
图4是示出根据示例实施方式的测试系统的框图。
图5和图6是示出根据示例实施方式的用于检测半导体装置中的裂纹的信号的示例的时序图。
图7是示出根据示例实施方式的半导体装置的布局的俯视图。
图8是根据示例实施方式的三维裂纹检测结构的透视图。
图9、图10、图11和图12是示出根据示例实施方式的三维裂纹检测结构的垂直结构的剖视图。
图13是根据示例实施方式的三维裂纹检测结构的透视图。
图14和图15是示出根据示例实施方式的三维裂纹检测结构的垂直结构的剖视图。
图16是用于描述根据示例实施方式的检测半导体装置中的裂纹的方法的图。
图17是根据示例实施方式的三维裂纹检测结构的透视图。
图18是根据示例实施方式的非易失性存储器装置的透视图。
图19是示出根据示例实施方式的非易失性存储器装置的框图。
图20是根据示例实施方式的非易失性存储器装置的俯视图。
图21是沿图20中的线I-I’截取的剖视图。
图22是沿图20中的线II-II’截取的剖视图。
图23是示出如参考图20至图22描述的存储器块的等效电路的电路图。
图24是用于描述根据示例实施方式的堆叠半导体装置的制造工艺的图。
图25和图26是示出根据示例实施方式的三维裂纹检测结构的垂直结构的剖视图。
图27A和图27B是示出根据示例实施方式的非易失性存储器装置的第一半导体管芯的布局的俯视图。
图28A、图28B和图28C是示出根据示例实施方式的非易失性存储器装置的第二半导体管芯的布局的俯视图。
图29是示出根据示例实施方式的存储装置的框图。
具体实施方式
在下文中将参考附图更全面地描述各种示例实施方式，在附图中示出了一些示例实施方式。在附图中，相同的附图标记始终表示相同的元件。可以省略重复的描述。
图1是示出根据示例实施方式的半导体装置的布局的俯视图。
参照图1，半导体装置1000包括至少一个半导体管芯。半导体管芯包括中心区域CREG和围绕中心区域CREG的边缘区域EREG。中心区域CREG可以被划分为多个子区域SREG1、SREG2、SREG3和SREG4，并且取决于半导体装置1000的种类或类型的各种半导体集成电路可以形成在多个子区域SREG1～SREG4中。例如，半导体装置1000可以是非易失性存储器装置，并且如下文将描述的存储器集成电路可以形成在半导体管芯的中心区域CREG中。
外部裂纹检测结构OCDS形成在边缘区域EREG中，并且多个内部裂纹检测结构ICDS1～ICDS4分别形成在多个子区域SREG1～SREG4中。多个路径选择电路PS1、PS2、PS3和PS4控制外部裂纹检测结构OCDS与多个内部裂纹检测结构ICDS1～ICDS4之间的电连接。多个路径选择电路PS1～PS4可以分别响应于多个开关信号SS1、SS2、SS3和SS4而操作。
外部裂纹检测结构OCDS可以被划分为多个回路段LPS1、LPS2、LPS3、LPS4和LPS5，并且多个回路段LPS1～LPS5可以经由多个路径选择电路PS1～PS4被电连接以形成具有输入端节点ENI和输出端节点ENO的导电回路。输入端节点ENI可以连接到接收测试输入信号TSI的测试输入焊盘PTI，并且输出端节点ENO可以连接到输出测试输出信号TSO的测试输出焊盘PTO。
图2是示出图1的半导体装置中包括的路径选择电路的示例实施方式的图。图2仅示出与图1中包括的第一内部裂纹检测结构ICDS1相对应的第一路径选择电路PS1的示例实施方式，并且相同的描述可以应用于其他路径选择电路PS2～PS4。
参照图2，多个内部裂纹检测结构ICDS1～ICDS4中的第一内部裂纹检测结构ICDS1的第一端可以连接到路径选择电路PS1，并且第一内部裂纹检测结构ICDS1的第二端可以连接到多个回路段LPS1～LPS5中的第二回路段LPS2。
第一路径选择电路PS1可以包括外部开关SWO1和内部开关SWI1。外部开关SWO1可以连接在第一回路段LPS1和第二回路段LPS2之间。内部开关SWI1可以连接在第一内部裂纹检测结构ICDS1和第一回路段LPS1之间。
第一内部裂纹检测结构ICDS1的第一端可以连接到内部开关SWI1，并且第一内部裂纹检测结构ICDS1的第二端可以连接到第二回路段LPS2。
外部开关SWO1可以接收外部连接信号SSO1，以响应于外部连接信号SSO1的激活而导通，内部开关SWI1可以接收内部连接信号SSI1，以响应于内部连接信号SSI1的激活而导通。如此，图1中的开关信号SS1可以包括一个外部连接信号SSO1和一个内部连接信号SSI1。
图3A和图3B是示出图2的路径选择电路的切换操作的图。
参照图3A和图3B，可以选择性地激活外部连接信号SSO1和内部连接信号SSI1之一，并且可以选择性地导通外部开关SWO1和内部开关SSI1之一。如图3A所示，当外部开关SWO1导通时，可以检测边缘区域EREG中的裂纹。相反，如图3B所示，当内部开关SWI1导通时，可以检测多个子区域SREG1～SREG4中的第一子区域SREG1中的裂纹。
图4是示出根据示例实施方式的测试系统的框图。
参照图4，测试系统可以包括测试器500和半导体装置1000。
半导体装置1000可以包括如上所述的裂纹检测结构，即，外部裂纹检测结构OCDS和多个内部裂纹检测结构ICDS1～ICDS4。外部裂纹检测结构OCDS可以通过多个路径选择电路PS1～PS4形成导电回路，以将输入端节点ENI和输出端节点ENO以环形形状电连接。外部裂纹检测结构OCDS的输入端节点ENI和输出端节点ENO可以连接到形成在半导体装置1000的半导体管芯的表面上的测试输入焊盘PTI和测试输出焊盘PTO，以使导电回路可以通过测试输入焊盘PTI和测试输出焊盘PTO连接到测试器500。
测试器500可以包括裂纹检测器CDET510。裂纹检测器510可以将测试输入信号TSI施加到测试输入焊盘PTI，然后通过测试输出焊盘PTO接收测试输出信号TSO，其中测试输出信号TSO对应于经过半导体装置1000中的裂纹检测结构之后的测试输入信号TSI。裂纹检测器510可以通过比较测试输入信号TSI和测试输出信号TSO来确定裂纹的发生。
图5和图6是时序图，示出根据示例实施方式的用于检测半导体装置中的裂纹的信号的示例。
参照图5，图4中的裂纹检测器510可以比较测试输入信号TSI和测试输出信号TSO的相位，以测量测试输入信号TSI和测试输出信号TSO之间的延迟时间或相位差。裂纹检测器510可以基于延迟时间来确定裂纹的发生，即，是否已经发生裂纹。
裂纹检测器510可以产生并施加包括脉冲的测试输入信号TSI，并且可以接收包括脉冲的测试输出信号。如果测试输出信号TSO的延迟时间短于预定的参考时间tRT或替代地期望的参考时间tRT，作为第一情况CS1，则可以确定没有发生裂纹。如果测试输出信号TSO的延迟时间长于参考时间tRT，作为第二情况CS2，则可以确定裂纹已经发生。如果测试输出信号TSO不包括脉冲，作为第三情况CS3，则可以确定裂纹检测结构的导电路径被完全切断。
参照图6，可以在多个测试时间段T1～T5期间针对不同的导电路径来检测裂纹的发生。在图6中，SWO1、SWO2、SWO3和SWO4表示分别施加到第一至第四路径选择电路PS1～PS4的外部开关的外部连接信号，而SWI1、SWI2、SWI3和SWI4表示分别施加到第一至第四路径选择电路PS1～PS4的内部开关的内部连接信号。
第一测试时间段T1对应于关于仅包括外部裂纹检测结构OCDS的导电回路的裂纹检测。第二测试时间段T2对应于关于经由第一内部裂纹检测结构ICDS1的导电回路的裂纹检测。第三测试时间段T3对应于关于经由第二内部裂纹检测结构ICDS2的导电回路的裂纹检测。第四测试时间段T4对应于关于经由第三内部裂纹检测结构ICDS3的导电回路的裂纹检测。第五测试时间段T5对应于关于经由第四内部裂纹检测结构ICDS4的导电回路的裂纹检测。
在图6中，第一情况CS1表示关于外部裂纹检测结构OCDS和内部裂纹检测结构ICDS1～ICDS4未发生裂纹，第二情况CS2表示关于第二内部裂纹检测结构ICDS2发生了裂纹，第三情况CS3表示关于外部裂纹检测结构OCDS发生了裂纹。
通过这种测试方法，除了裂纹发生以外，还可以有效地检测裂纹位置。裂纹位置的检测可以允许筛选半导体装置1000的一部分，而不是丢弃整个半导体装置1000。
图7是示出根据示例实施方式的半导体装置的布局的俯视图。
图7的半导体装置1001与图1的半导体装置1000基本相同，重复的描述被省略。在图1的半导体装置1000中，每个内部裂纹检测结构具有围绕每个子区域的环形形状，而在图7的半导体装置1001中，每个内部裂纹检测结构可以仅通过每个子区域的内部。
在下文中，基本垂直于基板的顶表面的方向被称为第一方向或垂直方向Z(或D1)，并且基本平行于基板的顶表面并且彼此交叉的两个方向被称为第二方向X(或D2)和第三方向Y(或D3)。例如，第二方向X和第三方向Y可以彼此垂直。
图8是根据示例实施方式的三维裂纹检测结构的透视图。
参照图8，外部裂纹检测结构OCDSa可以包括单个导电回路LOOPa。如下文所述，半导体管芯可以包括第一导电层和提供在第一导电层下方的第二导电层。导电层可以包括其中金属线段被图案化的金属层和/或其中多晶硅线段被图案化的多晶硅层。外部裂纹检测结构OCDSa可以通过第一导电层和第二导电层在垂直方向Z上扩展。
外部裂纹检测结构OCDSa可以包括形成在第一导电层中的多个顶部水平线段HLT、形成在第二导电层中的多个底部水平线段HLB以及分别连接顶部水平线段HLT和底部水平线段HLB以形成外部裂纹检测结构OCDSa的多个垂直线段VL。顶部水平线段HLT、垂直线段VL和底部水平线段HLB可以沿着外部裂纹检测结构OCDSa交替地设置，并且可以以环形形状连接输入端节点ENI和输出端节点ENO，从而围绕半导体管芯的中心区域。
在一些示例实施方式中，输入端节点ENI和输出端节点ENO可以连接到形成在半导体管芯的表面上的输入-输出焊盘，使得外部裂纹检测结构OCDSa可以通过输入-输出焊盘连接到外部测试器。在一些示例实施方式中，输入端节点ENI和输出端节点ENO可以连接到在半导体管芯的中心区域的一部分中形成的裂纹测试电路。
图9、图10、图11和图12是示出根据示例实施方式的三维裂纹检测结构的垂直结构的剖视图。
参照图9，半导体管芯可以包括半导体基板SUB和其中形成上部结构的电介质层。电介质层可以包括其中形成导电线图案的多个导电层ML1、ML2、ML3、PL1和PL2。导电层可以包括一个或更多个金属层ML1、ML2和ML3以及一个或更多个多晶硅层PL1和PL2。多晶硅层可以包括其中形成半导体集成电路中的晶体管(未示出)的栅极的栅极多晶硅层PL1。如果半导体集成电路是半导体存储器装置，则多晶硅层可以还包括其中形成半导体集成电路中的位线(未示出)的位线多晶硅层PL2。
外部裂纹检测结构OCDSa可以包括形成在第一导电层ML1中的多个顶部水平线段HLT、形成在第二导电层PL2中的多个底部水平线段HLB以及分别连接顶部水平线段HLT和底部水平线段HLB以形成外部裂纹检测结构OCDSa的多个垂直线段VL。
在图9的实施方式中，第一导电层ML1可以对应于形成在半导体基板SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，第二导电层PL2可以对应于形成在半导体基板SUB与金属层ML1、ML2和ML3之间的位线多晶硅层。顶部水平线段HLT可以包括形成在最上面的金属层ML1中的金属线图案MP1，底部水平线段HLB可以包括形成在位线多晶硅层PL2中的多晶硅线图案PP。
垂直线段VL可以包括垂直接触VC1、VC2和VC3，以提供在最上面的金属层ML1中的金属线图案MP1和位线多晶硅层PL2中的多晶硅线图案PP之间的电连接。垂直线段VL还可以包括在相应中间导电层ML2和ML3中的导电线图案MP2和MP3。在一些实施方式中，可以省略中间导电层ML2和ML3之一或两者中的导电线图案。例如，可以省略中间导电层ML2中的金属线图案MP2，并且图9中的两个垂直接触VC1和VC2可以被组合为更长的垂直接触。此外，底部水平线段HLB可以具有长度LB，并且顶部水平线段HLT可以具有长度LT。
此后，可以省略对图9重复的描述。
参照图10，外部裂纹检测结构OCDSa可以包括形成在第一导电层ML1中的多个顶部水平线段HLT、形成在第二导电层PL1中的多个底部水平线段HLB以及分别连接顶部水平线段HLT和底部水平线段HLB以形成外部裂纹检测结构OCDSa的多个垂直线段VL。
在图10的实施方式中，第一导电层ML1可以对应于形成在半导体基板SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，第二导电层PL1可以对应于形成在半导体基板SUB与金属层ML1、ML2和ML3之间的栅极多晶硅层。顶部水平线段HLT可以包括形成在最上面的金属层ML1中的金属线图案MP1，底部水平线段HLB可以包括形成在栅极多晶硅层PL1中的多晶硅线图案PP1。此外，垂直线段VL可以包括垂直接触VC1、VC2、VC3和VC4，以提供在最上面的金属层ML1中的金属线图案MP1和栅极多晶硅层PL1中的多晶硅线图案PP1之间的电连接。
参照图11，外部裂纹检测结构OCDSa可以包括形成在第一导电层ML1中的多个顶部水平线段HLT、形成在第二导电层MLB中的多个底部水平线段HLB以及分别连接顶部水平线段HLT和底部水平线段HLB以形成外部裂纹检测结构OCDSa的多个垂直线段VL。
在图11的实施方式中，第一导电层ML1可以对应于形成在半导体基板SUB上方的金属层ML1，ML2和ML3之中的最上面的金属层，第二导电层MLB可以对应于形成在半导体基板SUB的底表面上的金属层。顶部水平线段HLT可以包括形成在最上面的金属层ML1中的金属线图案MP1，底部水平线段HLB可以包括形成在半导体基板SUB的底表面上的金属层MLB中的金属线图案MPB。此外，垂直线段VL还可以包括贯穿基板通路TSV。
如参照图9、图10和图11所述，根据示例实施方式的三维裂纹检测结构可以在垂直方向Z上扩展到各种深度。使用三维裂纹检测结构，可以更彻底地检测各种类型的裂纹穿透。
与图10的外部裂纹检测结构OCDSa相比，可以省略栅极多晶硅层PL1中的底部水平线段HLB的一部分，并且可以在省略的区域中形成路径选择电路PS，如图12所示。路径选择电路PS(其接收信号SI并输出信号SO)可以包括使用半导体基板SUB形成的晶体管，并且该晶体管可以用作如上所述的开关。
图13是根据示例实施方式的三维裂纹检测结构的透视图。
参照图13，外部裂纹检测结构OCDSb可以包括第一导电回路LOOPc和第二导电回路LOOPd。如下所述，半导体管芯可以包括第一导电层、在第一导电层下方的第二导电层以及在第二导电层下方的第三导电层。导电层可以包括其中金属线段被图案化的金属层和/或其中多晶硅线段被图案化的多晶硅层。第一导电回路LOOPc可以在垂直方向Z上以三维形状在第二导电层和第三导电层之间扩展。第二导电回路LOOPd可以以二维形状形成在第一导电层中。
第一导电回路LOOPc可以包括形成在第二导电层中的多个第一顶部水平线段HLT、形成在第三导电层中的多个底部水平线段HLB以及分别连接第一顶部水平线段HLT和底部水平线段HLB以形成第一导电回路LOOPc的多个垂直线段VL。第二导电回路LOOPd可以包括形成在第一导电层上的多个第二顶部水平线段HL。第一顶部水平线段HLT、垂直线段VL和底部水平线段HLB可以沿第一导电回路LOOPc交替地设置，并且以环形形状连接第一输入端节点ENI1和第一输出端节点ENO1，从而围绕半导体管芯的中心区域。第二顶部水平线段HL可以以环形形状连接第二输入端节点ENI2和第二输出端节点ENO2，从而围绕半导体管芯的中心区域。
在一些示例实施方式中，输入端节点ENI1和ENI2以及输出端节点ENO1和ENO2可以连接到形成在半导体管芯的表面上的输入-输出焊盘，使得导电回路LOOPc和LOOPd可以通过输入-输出焊盘连接到外部测试器。在一些示例实施方式中，输入端节点ENI1和ENI2以及输出端节点ENO1和ENO2可以连接到裂纹测试电路，诸如形成在半导体管芯的中心区域的一部分中的裂纹检测器。
图14和图15是示出根据示例实施方式的三维裂纹检测结构的垂直结构的剖视图。在下文中，可以省略与图8至图13重复的描述。
参照图14，第一导电回路LOOPc可以包括形成在第二导电层ML2中的多个第一顶部水平线段HLT、形成在第三导电层PL2中的多个底部水平线段HLB以及分别连接第一顶部水平线段HLT和底部水平线段HLB以形成第一导电回路LOOPc的多个垂直线段VL。第二导电回路LOOPd可以包括形成在第二导电层ML2上方的第一导电层ML1中的多个第二顶部水平线段HL。
在图14的实施方式中，第一导电层ML1可以对应于形成在半导体基板SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，第二导电层ML2可以是在最上面的金属层ML1下面的金属层，第三导电层PL2可以对应于形成在半导体基板SUB与金属层ML1、ML2和ML3之间的位线多晶硅层。第一顶部水平线段HLT可以包括形成在第二金属层ML2中的金属线图案MP2，底部水平线段HLB可以包括形成在位线多晶硅层PL2中的多晶硅线图案PP。第二顶部水平线段HL可以包括形成在第一金属层ML1中的金属线图案MP1。
参照图15，第一导电回路LOOPc可以包括形成在第二导电层ML2中的多个第一顶部水平线段HLT、形成在第三导电层PL1中的多个底部水平线段HLB以及分别连接第一顶部水平线段HLT和底部水平线段HLB以形成第一导电回路LOOPc的多个垂直线段VL。第二导电回路LOOPd可以包括形成在第二导电层ML2上方的第一导电层ML1中的多个第二顶部水平线段HL。
在图15的实施方式中，第一导电层ML1可以对应于形成在半导体基板SUB上方的金属层ML1、ML2和ML3之中的最上面的金属层，第二导电层ML2可以是在最上面的金属层ML1下面的金属层，以及第三导电层PL1可以对应于形成在半导体基板SUB与金属层ML1、ML2和ML3之间的栅极多晶硅层。第一顶部水平线段HLT可以包括形成在金属层ML2中的金属线图案MP2，底部水平线段HLB可以包括形成在栅极多晶硅层PL1中的多晶硅线图案PP1。第二顶部水平线段HL可以包括形成在第一金属层ML1中的金属线图案MP1。
如参照图14和图15所述，根据示例实施方式的三维裂纹检测结构可以在垂直方向Z上扩展到各种深度。使用三维裂纹检测结构，可以更彻底地检测各种类型的裂纹穿透。
图16是用于描述根据示例实施方式的检测半导体装置中的裂纹的方法的图。
半导体装置可以包括三维裂纹检测结构，例如，如上所述的第一导电回路LOOPc和第二导电回路LOOPd。
如上所述，裂纹检测器CDET 520可以被包括在外部测试器或半导体装置的内部电路中。裂纹检测器520可以将第一测试输入信号TSI1施加到第一输入端节点ENI1，然后通过第一输出端节点ENO1接收第一测试输出信号TSO1。而且，裂纹检测器520可以将第二测试输入信号TSI2施加到第二输入端节点ENI2，然后通过第二输出端节点ENO2接收第二测试输出信号TSO2。
第一测试输出信号TSO1对应于经过第一导电回路LOOPc之后的第一测试输入信号TSI1，第二测试输出信号TSO2对应于经过第二导电回路LOOPd之后的第二测试输入信号TSI2。裂纹检测器520可以通过比较第一测试输入信号TSI1和第一测试输出信号TSO1以及通过比较第二测试输入信号TSI2和第二测试输出信号TSO2来确定裂纹的发生。
图17是根据示例实施方式的三维裂纹检测结构的透视图。
参照图17，外部裂纹检测结构OCDSc可以包括第一导电回路LOOPe和第二导电回路LOOPf。如上所述，半导体管芯可以包括第一导电层、在第一导电层下方的第二导电层和在第二导电层下方的第三导电层。导电层可以包括其中金属线段被图案化的金属层和/或其中多晶硅线段被图案化的多晶硅层。第一导电回路LOOPe可以以三维形状在第二导电层和第三导电层之间沿垂直方向Z扩展。第二导电回路LOOPf可以以二维形状形成在第一导电层中。
第一导电回路LOOPe可以包括形成在第二导电层中的多个第一顶部水平线段HLT、形成在第三导电层中的多个底部水平线段HLB以及分别连接第一顶部水平线段HLT和底部水平线段HLB以形成第一导电回路LOOPe的多个垂直线段VL。第二导电回路LOOPf可以包括形成在第一导电层上的多个第二顶部水平线段HL。第一顶部水平线段HLT、垂直线段VL和底部水平线段HLB可以沿第一导电回路LOOPe交替地设置，并且以环形形状连接第一输入端节点ENI1和第一输出端节点ENO1从而围绕半导体管芯的中心区域。第二顶部水平线段HL可以以环形形状连接第二输入端节点ENI2和第二输出端节点ENO2，从而围绕半导体管芯的中心区域。如图17所示，第一导电回路LOOPe的端节点ENI1和ENO1可以连接到第二导电回路LOOPf的中间节点N1和N2，使得第一导电回路LOOPe和第二导电回路LOOPf可以形成组合的导电回路。
在一些示例实施方式中，第二输入端节点ENI2和第二输出端节点ENO2可以连接到形成在半导体管芯的表面上的输入-输出焊盘，使得组合的导电回路可以通过输入-输出焊盘连接到外部测试器。在一些示例实施方式中，第二输入端节点ENI2和第二输出端节点ENO2可以连接到裂纹测试电路，诸如形成在半导体管芯的中心区域的一部分中的裂纹检测器。
图18是根据示例实施方式的非易失性存储器装置的透视图。
参照图18，非易失性存储器装置可以包括其中形成外围电路的外围电路区域PCR和其中形成存储器单元阵列的存储器单元区域MCR。
外围电路区域PCR可以包括半导体基板和形成在该半导体基板上的外围电路，如下文将描述的。图19中所示的元件(除了存储器单元阵列100之外)可以形成在外围电路区域PCR中。存储器单元区域MCR可以包括存储器单元阵列。这样，如下文将描述的，可以通过采用外围上单元(COP)结构来减小非易失性存储器装置的尺寸，在该COP结构中外围电路形成在半导体基板上并且存储器单元阵列堆叠在外围电路上。
图19是示出根据示例实施方式的非易失性存储器装置的框图。
参照图19，非易失性存储器装置30可以包括存储器单元阵列100、页面缓冲器电路410、数据输入/输出(I/O)电路420、地址解码器430、控制电路450和/或电压产生器460。
存储器单元阵列100可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL联接到地址解码器430。另外，存储器单元阵列100可以通过多条位线BL联接到页面缓冲器电路410。
存储器单元阵列100可以包括联接到多条字线WL和多条位线BL的多个存储器单元。在本发明构思的示例性实施方式中，存储器单元阵列100可以是三维存储器单元阵列，其以三维结构(或垂直结构)形成在基板上。在这种情况下，存储器单元阵列100可以包括多个NAND串，该多个NAND串被垂直取向使得至少一个存储器单元位于另一存储器单元上方。
控制电路450可以从存储器控制器(未示出)接收命令(信号)CMD和地址(信号)ADDR，并基于命令信号CMD和地址信号ADDR来控制非易失性存储器装置30的擦除、编程和读取操作。擦除操作可以包括执行一系列擦除循环，并且编程操作可以包括执行一系列编程循环。每个擦除循环可以包括擦除操作和擦除验证操作。每个编程循环可以包括编程操作和编程验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
例如，控制电路450可以基于命令信号CMD产生用于控制电压产生器460的控制信号CTL，并且可以产生用于控制页面缓冲器电路410的页面缓冲控制信号PBC，并基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路450可以将行地址R_ADDR提供给地址解码器430，并将列地址C_ADDR提供给数据输入/输出电路420。
地址解码器430可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL联接到存储器单元阵列100。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR将多条字线WL之一确定为选择的字线，并且将多条字线WL中除了选择的字线以外的其余字线确定为未选择的字线。
另外，在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR将多条串选择线SSL之一确定为选择的串选择线，并且将多条串选择线SSL中除了选择的串选择线之外的其余串选择线确定为未选择的串选择线。
电压产生器460可以基于控制信号CTL产生用于非易失性存储器装置30的存储器单元阵列100的操作的字线电压VWL。电压产生器460可以从存储器控制器接收电力PWR。字线电压VWL可以通过地址解码器430施加到多条字线WL。
例如，在编程操作期间，电压产生器460可以将编程电压施加到选择的字线，并且可以将编程通过电压(pass voltage)施加到未选择的字线。另外，在编程验证操作期间，电压产生器460可以将编程验证电压施加到选择的字线，并且可以将验证通过电压施加到未选择的字线。
另外，在正常读取操作期间，电压产生器460可以将读取电压施加到选择的字线，并且可以将读取通过电压施加到未选择的字线。在数据恢复读取操作期间，电压产生器460可以将读取电压施加到与选择的字线相邻的字线，并且可以将恢复读取电压施加到选择的字线。
页面缓冲器电路410可以通过多条位线BL联接到存储器单元阵列100。页面缓冲器电路410可以包括多个缓冲器。在一些示例实施方式中，每个缓冲器可以仅连接到一条位线。在其他示例实施方式中，每个缓冲器可以连接到两条或更多的位线。
页面缓冲器电路410可以临时存储存储器单元阵列100的选择的页面中要被编程的数据或从存储器单元阵列100的选择的页面读出的数据。
数据输入/输出电路420可以通过数据线DL联接到页面缓冲器电路410。在编程操作期间，数据输入/输出电路420可以接收从存储器控制器接收到的程序数据DATA，并且基于从控制电路450接收到的列地址C_ADDR将程序数据DATA提供到页面缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路450接收的列地址C_ADDR，将已经从存储器单元阵列100读取并存储在页面缓冲器电路410中的读取数据DATA提供到存储器控制器。
另外，页面缓冲器电路410和数据输入/输出电路420可以从存储器单元阵列100的第一区域读取数据，并且将此读取的数据写入到存储器单元阵列100的第二区域(例如，而不将数据传输到非易失性存储器装置30外部的源，诸如存储器控制器)。换句话说，页面缓冲器电路410和数据输入/输出电路420可以执行回拷贝操作。
图19的一个或更多个元件可以通过以下来实现：诸如包括逻辑电路的硬件的处理电路；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、芯片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
图20是根据示例实施方式的非易失性存储器装置的俯视图。图21是沿图20中的线I-I’截取的剖视图，图22是沿图20中的线II-II’截取的剖视图。
在一些示例实施方式中，非易失性存储器装置可以具有外围上单元(COP)结构，在其中存储器单元结构堆叠在外围电路上。存储器单元结构可以具有垂直NAND闪存器件结构，其中多个NAND闪存单元相对于基板的顶表面垂直地(例如在第一方向D1上)形成。
为了清楚和简洁的描述，在图20中未示出存储器装置的一些元件。例如，图20示出了基础层图案201a、201b和201c、分离层图案206、第二杂质区域266、模制保护层212、第一连接接触248a和第二连接接触248b，并且上述的其他元件被省略。
参照图20至图22，存储器装置可以包括形成在外围电路区域PCR中的外围电路结构和形成在存储器单元区域MCR中的存储器单元结构。
外围电路可以包括例如晶体管，该晶体管包括形成在基板101上的栅极结构130和源极/漏极区103、下绝缘层140和160、下接触145和/或下布线150和310。
基板101可以包括半导体材料，例如，单晶硅或单晶锗。栅极结构130可以包括堆叠在基板101上的栅极绝缘层图案110和栅电极120。晶体管可以设置在基板101上。
栅极绝缘层图案110可以包括例如硅氧化物或金属氧化物。栅电极120可以包括例如金属、金属氮化物或掺杂的多晶硅。源极/漏极区103可以包括n型杂质或p型杂质。
第一下绝缘层140可以形成在基板101上以覆盖诸如晶体管的结构，并且下接触145可以延伸穿过第一下绝缘层140从而电连接到源极/漏极区103。
下布线150和310可以设置在第一下绝缘层140上，并且可以分别电连接到下接触145和贯通基板通路320。第二下绝缘层160可以形成在第一下绝缘层140上以覆盖下布线150和310。图21示出了非限制性示例，其中下布线150和310形成在同一层中，但是下布线150和310可以分布在不同的布线层中。
第一下绝缘层140和第二下绝缘层160可以包括绝缘材料，例如硅氧化物。下接触145以及下布线150和310可以包括例如金属、金属氮化物或掺杂的多晶硅。
存储器单元结构可以包括第一至第三基础层图案201a、201b和201c、沟道225、栅极线260、位线285和连接布线296等。
分离层图案206可以在第二方向D2上延伸，并且多个分离层图案206可以沿着第三方向D3布置。因此，可以将基础层物理上划分为第一至第三基础层图案201a、201b和201c。图20至图22示出了三个基础层图案201a、201b和201c；然而，基础层图案的数量不限于此。
基础层图案201a、201b和201c可以包括多晶硅或单晶硅。在一些实施方式中，基础层图案201a、201b和201c可以还包括p型杂质，诸如硼(B)。在这种情况下，基础层图案201a、201b和201c可以用作p型阱。
分离层图案206可以在第二方向D2上线形地延伸。基础层图案201a、201b和201c可以由分离层图案206物理地分离。分离层图案206可以包括绝缘层图案，例如，硅氧化物。
沟道225可以设置在基础层图案201a、201b和201c上，并且可以从基础层图案201a、201b和201c的顶表面在第一方向D1上延伸。沟道225可以具有中空的圆柱形或杯形。沟道225可以包括多晶硅或单晶硅，并且可以包括掺有例如p型杂质诸如硼的杂质区域。
多个沟道225可以在第二方向D2上布置以形成沟道行，并且多个沟道行可以在第三方向D3上布置。在一些示例实施方式中，相邻沟道行中包括的沟道225可以以Z字形布置被布置成彼此面对。因此，可以增加基础层图案201a、201b和201c的单位面积中的沟道225的密度。
填充层图案230可以形成在沟道225的内部空间中。填充层图案230可以具有柱形或实心圆筒形。填充层图案230可以包括绝缘层图案，例如硅氧化物。
根据一实施方式，沟道225可以具有柱形或实心圆筒形。在这种情况下，可以省略填充层图案230。
电介质层结构220可以形成在沟道225的外侧壁上。电介质层结构220可以具有其中央底部敞开的杯形，或吸管形。
电介质层结构220可以包括可从沟道225的外侧壁顺序地堆叠的隧道绝缘层、电荷存储层和阻挡层。阻挡层可以包括硅氧化物或金属氧化物，诸如铪氧化物或铝氧化物。电荷存储层可以包括诸如硅氮化物的氮化物或金属氧化物，并且隧道绝缘层可以包括诸如硅氧化物的氧化物。例如，电介质层结构220可以具有氧化物-氮化物-氧化物(ONO)层堆叠结构。
焊盘240可以形成在填充层图案230、沟道225和电介质层结构220上。例如，填充层图案230、沟道225和电介质层结构220可以被焊盘240覆盖或封闭。焊盘240可以包括多晶硅或单晶硅。焊盘240还可以包括n型杂质，例如，磷(P)或砷(As)。
如图21中所示，多个焊盘240可以在第二方向D2上布置，以形成基本上与沟道行相当的焊盘行。多个焊盘行可以在第三方向D3上布置。
栅极线260(例如260a至260f)可以设置在电介质层结构220的外侧壁上，并且可以在第一方向D1上彼此间隔开。在示例实施方式中，每条栅极线260可以围绕至少一个沟道行的沟道225，并且可以在第二方向D2上延伸。
例如，如图20至图22所示，每条栅极线260可以围绕六个沟道行，然而，被每条栅极线260围绕的沟道行的数量不限于此。
例如，最下面的栅极线260a可以用作地选择线(GSL)。GSL上的四个栅极线260b、260c、260d和260e可以用作字线。字线上的最上面的栅极线260f可以用作串选择线(SSL)。
在这种情况下，GSL、字线和SSL可以分别形成在单个层级、四个层级和单个层级处。然而，GSL、字线和SSL的层级的数量中的每个均没有被具体限制。根据一些实施方式，GSL和SSL可以各自形成在两个层级处，并且字线可以形成在2^n个层级处，诸如4、8或16个层级。可以考虑电路设计和/或半导体装置的集成度来确定栅极线260的堆叠数量。
绝缘中间层202(例如202a、202b、202c、202d、202e、202f和202g)可以沿着第一方向D1设置在栅极线260之间。绝缘中间层202可以包括基于硅氧化物的材料，例如，二氧化硅(SiO2)、硅碳氧化物(SiOC)或硅氟氧化物(SiOF)。栅极线260可以通过绝缘中间层202沿着第一方向D1彼此绝缘。
栅极线切割区域256可以沿着第一方向D1穿过栅极线260和绝缘中间层202形成。栅极线切割区域256可以具有在第二方向D2上延伸的沟槽形状或沟渠形状。
在第二方向D2上延伸的栅极线切割图案270可以设置在第二杂质区域266上。多个第二杂质区域266和栅极线切割图案270可以沿着第三方向D3布置。在一些实施方式中，第二杂质区域266可以包括n型杂质，例如，磷(P)或砷(As)。栅极线切割图案270可以包括绝缘层图案，例如硅氧化物。金属硅化物图案，诸如钴硅化物图案和/或镍硅化物图案，可以进一步形成在第二杂质区域266上。
在一些示例实施方式中，共享栅极线260的单元块可以通过栅极线切割图案270来限定。所述单元块可以通过分离层图案206被划分为子单元块。因此，可以减小单个块的尺寸或大小，从而可以实现分段的操作控制。
在一些实施方式中，可以为每个基础层图案201a、201b和201c提供第二杂质区域266之一和栅极线切割图案270之一。如图22所示，例如，第二杂质区域266可以形成在第二基础层图案201b的中心区域，并且栅极线切割图案270可以设置在第二杂质区域266上。
可以为每个基础层图案201a、201b和201c提供连接接触和连接布线，以传输来自外围电路的电信号和/或电压。
在示例实施方式中，模制保护层212可以形成在基础层图案201a、201b和201c以及分离层图案206的边缘部分上。第一连接接触248a可以延伸穿过模制保护层212，从而与形成在基础层图案201a、201b和201c的边缘部分处的第一杂质区域248接触。第二连接接触248b可以延伸穿过模制保护层212、基础层图案201a、201b和201c以及第二下绝缘层160，从而与下布线150接触。第一绝缘层图案241a和第二绝缘层图案241b可以分别形成在第一连接接触248a和第二连接接触248b的侧壁上。
第一插塞291和第二插塞293可以延伸穿过上绝缘层275以分别与第一连接接触248a和第二连接接触248b接触。连接布线296可以设置在上绝缘层275上，以电连接第一插塞291和第二插塞293。
上栅极线切割图案252可以形成在上栅极线切割区域250中。上栅极线切割图案252可以包括绝缘材料，例如硅氧化物。
在示例实施方式中，上栅极线切割区域250或上栅极线切割图案252可以被提供用于在每个单元块中分离SSL。在这种情况下，上栅极线切割区域250或上栅极线切割图案252可以延伸穿过最上面的绝缘中间层202g和SSL260f，并且可以部分地延伸穿过直接在SSL260f下方的绝缘中间层202f。
上绝缘层275可以形成在最上面的绝缘中间层202g、焊盘240、上栅极线切割图案252、栅极线切割图案270、第一连接接触248a和第二连接接触248b上。
位线接触280可以穿过上绝缘层275形成以与焊盘240接触。多个位线接触280可以形成为限定与沟道225或焊盘240的布置相当的阵列。
位线285可以设置在上绝缘层275上以电连接到位线接触280。例如，位线285可以在第三方向D3上延伸以电连接到多个位线接触280。位线285和分离层图案206可以在基本上彼此垂直的方向上延伸。
根据上述示例实施方式，基础层图案201a、201b和201c可以通过分离层图案206物理地分离。因此，第一至第三基础层图案201a、201b和201c能够独立或单独操作。
单元块可以被分离层图案206进一步分割或划分，因此可以减小由于单元块的大尺寸引起的信号干扰或扰乱。因此，可以提高半导体装置的可靠性。
图23是示出如参考图20至图22描述的存储器块的等效电路的电路图。
存储器单元阵列可以包括多个存储器块。图23的存储器块BLKi可以以三维结构(或垂直结构)形成在基板上。例如，存储器块BLKi中包括的多个NAND串或单元串可以在垂直于基板的上表面的第一方向D1上形成。
参照图23，存储器块BLKi可以包括联接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33。NAND串NS11至NS33中每个可以包括串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST。在图23中，NAND串NS11至NS33中的每个被示出为包括八个存储器单元MC1至MC8。然而，示例实施方式不限于此。在一些示例实施方式中，NAND串NS11至NS33中的每个可以包括任何数量的存储器单元。
每个串选择晶体管SST可以连接到对应的串选择线(SSL1至SSL3之一)。多个存储器单元MC1至MC8可以分别连接到对应的栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8。栅极线GTL1至GTL8可以是字线，其中一些可以是虚设字线。另外，栅极线GTL1至GTL8中的一些可以是中间切换线，并且连接到中间切换线的存储器单元可以被称为中间切换晶体管。每个地选择晶体管GST可以连接到对应的地选择线(GSL1至GSL3之一)。每个串选择晶体管SST可以连接到对应的位线(例如，BL1、BL2和BL3之一)，并且每个地选择晶体管GST可以连接到公共源极线CSL。
具有基本相同的高度的字线(例如，WL1)可以被共同地连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以被分离。另外，可以将与中间切换线相对应的栅极线分开，如下文将描述的。在图23中，存储器块BLKi被示出为联接到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施方式不限于此。存储器单元阵列100中的每个存储器块可以联接到任意数量的字线和任意数量的位线。
图24是用于描述根据示例实施方式的堆叠半导体装置的制造工艺的图。
参照图24，各个集成电路可以形成在第一晶片WF1和第二晶片WF2中。相同的电路可以集成在第一晶片WF1和第二晶片WF2中，或者不同的电路可以集成在第一晶片WF1和第二晶片WF2中。例如，像素阵列可以形成在第一晶片WF1中，并且其他电路可以形成在第二晶片WF2中。即使图24示出了两个晶片WF1和WF2的垂直堆叠(例如，第一晶片WF1堆叠在第二晶片WF2上)，三个或更多个晶片可以垂直堆叠。
在集成电路形成在第一晶片WF1和第二晶片WF2中之后，第一晶片WF1和第二晶片WF2被接合。接合的晶片WF1和WF2被切割并分成多个芯片，其中每个芯片对应于包括垂直堆叠的第一半导体管芯SD1和第二半导体管芯SD2(例如，第一半导体管芯SD1被堆叠在第二半导体管芯SD2上等)的半导体装置1003。第一晶片WF1的每个切割部分对应于第一半导体管芯SD1，第二晶片WF2的每个切割部分对应于第二半导体管芯SD2。
根据示例实施方式，每个半导体装置1003可以包括在垂直方向上堆叠的第一半导体管芯SD1和第二半导体管芯SD2。半导体管芯SD1和SD2中的每个包括中心区域和围绕中心区域的边缘区域。存储器单元结构形成在第一半导体管芯SD1的中心区域的多个上部子区域中。外围电路形成在第二半导体管芯SD2的中心区域的多个下部子区域中。外部裂纹检测结构形成在第一半导体管芯SD1和第二半导体管芯SD2的边缘区域中。多个内部裂纹检测结构分别形成在多个上部子区域和多个下部子区域中。多个路径选择电路被提供为控制外部裂纹检测结构与多个内部裂纹检测结构之间的电连接。
在一些示例实施方式中，外部裂纹检测结构可以包括单个导电回路，诸如参考图8的示例所描述的。在其他示例实施方式中，三维裂纹检测结构可以包括两个导电回路，诸如参考图13的示例所描述的。即使将参考图25和图26关于覆盖多个半导体管芯SD1和SD2的单个导电回路来描述示例实施方式，但是应当理解，两个导电回路可以被形成以覆盖多个半导体管芯SD1和SD2。
图25和图26是示出根据示例实施方式的三维裂纹检测结构的垂直结构的剖视图。
参照图25，外部裂纹检测结构OCDSd可以形成在第一半导体管芯SD1和第二半导体管芯SD2中。存储器单元结构可以形成在第一半导体管芯SD1中，并且外围电路可以形成在第二半导体管芯SD2中。第二半导体管芯SD2可以包括半导体基板SUB2和其中形成第二半导体基板SUB2的上部结构的电介质层DLY2。第一半导体管芯SD1和第二半导体管芯SD2可以包括多个导电层。例如，第一半导体管芯SD1可以包括第一金属层ML1，并且电介质层DLY2可以包括第二金属层ML2和第二多晶硅层PL2。金属层ML1和ML2可以是相应的半导体管芯SD1和SD2中的最上面的金属层。第二多晶硅层PL2可以包括其中形成半导体集成电路中的位线的位线多晶硅层。
外部裂纹检测结构OCDSd可以包括形成在第一半导体管芯SD1(即，堆叠结构中最上面的半导体管芯)的第一导电层ML1中的多个顶部水平线段HLT、形成在第二半导体管芯SD2(即，堆叠结构中的最下面的半导体管芯)的第二导电层PL2中的多个底部水平线段HLB以及分别连接顶部水平线段HLT和底部水平线段HLB以形成外部裂纹检测结构OCDSd的多个垂直线段VL。
在图25的实施方式中，第一导电层ML1可以对应于第一半导体管芯SD1的金属层之中的最上面的金属层，第二导电层PL2可以对应于第二半导体管芯SD2的多晶硅层。顶部水平线段HLT可以包括形成在第一半导体管芯SD1的金属层ML1中的金属线图案MP1，底部水平线段HLB可以包括形成在第二半导体管芯SD2的多晶硅层PL2中的多晶硅线图案PP2。
垂直线段VL可以包括垂直接触TSV和VC2，以连接金属层ML1中的金属线图案MP1和多晶硅层PL2中的多晶硅线图案PP2。如图25所示。垂直接触可以包括穿透第一半导体管芯SD1的贯穿基板通路TSV。垂直线段VL还可以包括形成在中间导电层ML2中的导电线图案MP2。
参照图26，外部裂纹检测结构OCDSd可以包括形成在第一半导体管芯SD1(即，堆叠结构中的最上面的半导体管芯)的第一导电层ML1中的多个顶部水平线段HLT、形成在第二半导体管芯SD2(即，堆叠结构中的最下面的半导体管芯)的第二导电层MLB中的多个底部水平线段HLB以及分别连接顶部水平线段HLT和底部水平线段HLB以形成外部裂纹检测结构OCDSd的多个垂直线段VL。
在图26的实施方式中，第一导电层ML1可以对应于第一半导体管芯SD1的金属层之中的最上面的金属层，第二导电层MLB可以对应于第二半导体管芯SD2的底表面上的金属层。顶部水平线段HLT可以包括形成在第一半导体管芯SD1的金属层ML1中的金属线图案MP1，底部水平线段HLB可以包括形成在第二半导体管芯SD2的底表面上的金属层MLB中的金属线图案MPB。
垂直线段VL可以包括垂直接触TSV1、VC2和TSV2，以连接金属层ML1中的金属线图案MP1和金属层MLB中的金属线图案MPB。如图26所示，垂直接触可以包括分别穿透第一半导体管芯SD1和第二半导体管芯SD2的贯穿基板通路TSV1和TSV2。垂直线段VL还可以包括分别形成在中间导电层ML2和PL2中的导电线图案MP2和PP2。
如参照图25和图26所述，根据示例实施方式的外部裂纹检测结构OCDSd可以在垂直方向Z上扩展到各种深度。使用三维裂纹检测结构，可以彻底检测各种类型的裂纹穿透。
图27A和图27B是示出根据示例实施方式的非易失性存储器装置的第一半导体管芯的布局的俯视图，图28A、图28B和图28C是示出根据示例实施方式的非易失性存储器装置的第二半导体管芯的布局的俯视图。
参照图27A至图28C，如上所述的中心区域的多个子区域可以对应于多个存储器平面PLN。在第一半导体管芯SD1中，每个存储器平面PLN可以包括多个存储器单元阵列区域，例如，两个存储器单元阵列区域MCA。在第二半导体管芯SD2中，每个存储器平面PLN可以包括多个外围电路区域，例如，四个外围电路区域PR。此外，第一半导体管芯SD1还可以包括外部裂纹检测结构OCDSu、内部裂纹检测结构ICDS、路径选择电路PS以及测试输入焊盘PTIu和测试输出焊盘PTOu；第二半导体管芯SD2还可以包括外部裂纹检测结构OCDSd’、内部裂纹检测结构ICDS、路径选择电路PS以及测试输入焊盘PTId和测试输出焊盘PTOd。
图27A示出了其中每个存储器平面PLN对应于一个上部子区域的示例实施方式，图27B示出了其中每个存储器平面PLN对应于两个上部子区域的示例实施方式。图28A示出了其中每个存储器平面PLN对应于一个下部子区域的示例实施方式，图28B示出了其中每个存储器平面PLN对应于两个下部子区域的示例实施方式，图28C示出了其中每个存储器平面PLN对应于四个下部子区域的示例实施方式。根据示例实施方式的非易失性存储器装置可以被实现为图27A和27B的一种布局以及图28A、图28B和图28C的一种布局的组合。这样，根据示例实施方式，在非易失性存储器装置中，多个上部子区域的数量可以等于或不同于多个下部子区域的数量。
图29是示出根据示例实施方式的存储装置的框图。
参照图29，存储装置2000包括多个非易失性存储器装置(NVM)1100和存储控制器1200。存储装置2000可以是固态驱动器(SSD)。
非易失性存储器装置1100可以可选地被配置为接收高电压VPP。非易失性存储器装置1100可以对应于根据示例实施方式的上述非易失性存储器装置。因此，非易失性存储器装置1100可以包括根据示例实施方式的裂纹检测结构。
存储控制器1200通过多个沟道CH1至CHi连接到非易失性存储器装置1100。存储控制器1200包括一个或更多个处理器1210、缓冲存储器1220、纠错码(ECC)电路1230、主机接口1250和非易失性存储器接口1260。缓冲存储器1220存储用于驱动存储控制器1200的数据。缓冲存储器1220包括多条存储线，每条存储线存储数据或命令。ECC电路1230在写入操作中计算要被编程的数据的纠错码值，并在读取操作中使用纠错码值校正读取数据的错误。在数据恢复操作中，ECC电路1230校正从非易失性存储器装置1100恢复的数据的错误。
图29的一个或更多个元件可以通过以下实现：诸如包括逻辑电路的硬件的处理电路；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、芯片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
根据示例实施方式的裂纹检测结构可以应用于其中形成半导体集成电路的任何装置和系统。例如，裂纹检测结构可以应用于系统，诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、便携式计算机、数字电视、机顶盒、便携式游戏机、导航系统、可穿戴设备、物联网(IoT)装置、万物互联(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置等。
前述内容是示例实施方式的说明，并且不应解释为对其的限制。尽管已经描述了一些示例实施方式，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的情况下，可以对示例实施方式进行许多修改。
本申请要求于2019年9月6日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2019-0110551号的优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体装置，包括：
半导体管芯，包括中心区域和围绕所述中心区域的边缘区域；
半导体集成电路，在所述中心区域的多个子区域中；
外部裂纹检测结构，在所述边缘区域中；
多个内部裂纹检测结构，分别形成在所述多个子区域中；以及
多个路径选择电路，配置为控制在所述外部裂纹检测结构与所述多个内部裂纹检测结构之间的电连接。
2.根据权利要求1所述的半导体装置，其中所述外部裂纹检测结构被划分为多个回路段，并且所述多个回路段经由所述多个路径选择电路被电连接以形成导电回路。
3.根据权利要求2所述的半导体装置，其中所述多个内部裂纹检测结构中的每个内部裂纹检测结构的第一端被连接到所述多个路径选择电路中的相应路径选择电路，并且所述多个内部裂纹检测结构中的所述每个内部裂纹检测结构的第二端被连接到所述多个回路段中的一个。
4.根据权利要求2所述的半导体装置，其中所述多个路径选择电路中的每个路径选择电路包括：
外部开关，连接在所述多个回路段之中的两个回路段之间；以及
内部开关，连接在所述多个内部裂纹检测结构中的相应内部裂纹检测结构与所述两个回路段中的第一回路段之间。
5.根据权利要求4所述的半导体装置，其中所述多个内部裂纹检测结构中的所述相应内部裂纹检测结构的第一端被连接到所述内部开关，并且所述多个内部裂纹检测结构中的所述相应内部裂纹检测结构的第二端被连接到所述两个回路段中的第二回路段。
6.根据权利要求4所述的半导体装置，其中所述外部开关被配置为接收外部连接信号，以响应于所述外部连接信号的激活而导通，并且所述内部开关被配置为接收内部连接信号，以响应于所述内部连接信号的激活而导通。
7.根据权利要求6所述的半导体装置，其中所述外部连接信号和所述内部连接信号中的一个被选择性地激活，并且所述外部开关和所述内部开关中的一个被选择性地导通。
8.根据权利要求7所述的半导体装置，其中当所述外部开关导通时，在所述边缘区域中的裂纹被检测，并且当所述内部开关导通时，在所述多个子区域中的每个子区域中的裂纹被检测。
9.根据权利要求1所述的半导体装置，其中所述外部裂纹检测结构是在所述边缘区域中以环形形状围绕所述中心区域的三维裂纹检测结构，所述三维裂纹检测结构在垂直方向上延伸。
10.根据权利要求9所述的半导体装置，其中所述半导体管芯包括第一导电层和在所述第一导电层下方的第二导电层，以及
其中所述三维裂纹检测结构包括在所述垂直方向上延伸穿过所述第一导电层和所述第二导电层的导电回路。
11.根据权利要求10所述的半导体装置，其中所述导电回路包括：
在所述第一导电层中的多个顶部水平线段；
在所述第二导电层中的多个底部水平线段；以及
连接所述顶部水平线段和所述底部水平线段以形成所述导电回路的多个垂直线段。
12.根据权利要求11所述的半导体装置，其中所述第一导电层对应于在所述半导体管芯的半导体基板上方的多个金属层之中的最上面的金属层，以及
其中所述第二导电层对应于其中形成所述半导体集成电路的晶体管的栅电极的栅极多晶硅层。
13.根据权利要求11所述的半导体装置，其中所述第一导电层对应于在所述半导体管芯的半导体基板上方的金属层，以及
其中所述第二导电层对应于在所述半导体基板的底表面上的金属层。
14.根据权利要求11所述的半导体装置，其中所述多个垂直线段包括穿透所述半导体管芯的半导体基板的贯穿基板通路。
15.一种非易失性存储器装置，包括：
第一半导体管芯和第二半导体管芯，所述第一半导体管芯在垂直方向上堆叠在所述第二半导体管芯上，所述第一半导体管芯和所述第二半导体管芯中的每个包括中心区域和围绕所述中心区域的边缘区域；
存储器单元结构，在所述第一半导体管芯的所述中心区域的多个上部子区域中；
外围电路，在所述第二半导体管芯的所述中心区域的多个下部子区域中；
外部裂纹检测结构，在所述第一半导体管芯和所述第二半导体管芯的所述边缘区域中；
多个内部裂纹检测结构，分别在所述多个上部子区域中和分别在所述多个下部子区域中；以及
多个路径选择电路，配置为控制在所述外部裂纹检测结构与所述多个内部裂纹检测结构之间的电连接。
16.根据权利要求15所述的非易失性存储器装置，其中所述第一半导体管芯在第一晶片中，并且所述第二半导体管芯在第二晶片中，以及
其中，在所述第一晶片和所述第二晶片被接合之后，所述非易失性存储器装置通过切割所述接合的晶片被提供。
17.根据权利要求15所述的非易失性存储器装置，其中所述外部裂纹检测结构被划分为多个回路段，并且所述多个回路段经由所述多个路径选择电路被电连接以形成导电回路。
18.根据权利要求17所述的非易失性存储器装置，其中所述多个路径选择电路中的每个路径选择电路包括：
外部开关，连接在所述多个回路段之中的两个回路段之间；以及
内部开关，连接在所述多个内部裂纹检测结构中的相应内部裂纹检测结构与所述两个回路段之一之间。
19.根据权利要求15所述的非易失性存储器装置，其中所述多个上部子区域的数量不同于所述多个下部子区域的数量。
20.一种存储装置，包括：
一个或更多个非易失性存储器装置；以及
处理电路，配置为控制对所述非易失性存储器装置的访问，
所述非易失性存储器装置中的每个包括：
第一半导体管芯和第二半导体管芯，所述第一半导体管芯在垂直方向上堆叠在所述第二半导体管芯上，所述第一半导体管芯和所述第二半导体管芯中的每个包括中心区域和围绕所述中心区域的边缘区域；
存储器单元结构，在所述第一半导体管芯的所述中心区域的多个上部子区域中；
外围电路，在所述第二半导体管芯的所述中心区域的多个下部子区域中；
外部裂纹检测结构，在所述第一半导体管芯和所述第二半导体管芯的所述边缘区域中；
多个内部裂纹检测结构，分别在所述多个上部子区域和分别在所述多个下部子区域中；以及
多个路径选择电路，配置为控制在所述外部裂纹检测结构与所述多个内部裂纹检测结构之间的电连接。
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