KR20080045517A - 핀 트랜지스터를 이용한 전류량 제어방법 및 자동 설계방법 - Google Patents

핀 트랜지스터를 이용한 전류량 제어방법 및 자동 설계방법 Download PDF

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KR20080045517A
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Abstract

핀 트랜지스터를 이용한 전류량 제어 방법이 개시된다. 본 발명에 따른 전류량 제어 방법은 핀 트랜지스터의 게이트 길이를 조절하는 단계, 핀 트랜지스터에 발생한 제1 전류를 측정하는 단계, 병렬 연결된 핀 트랜지스터들의 개수를 조절하여 목표하는 전류량을 생성하는 단계를 구비하며, 핀 트랜지스터들의 발생 전류량은 게이트 길이 또는 핀의 개수에 따라서, 디지털적으로 조절되는 것을 특징으로 한다. 본 발명에 따른 전류량 제어 방법은 핀 트랜지스터를 이용함으로써, 전류량을 디지털적으로 조절할 수 있는 장점이 있다.

Description

핀 트랜지스터를 이용한 전류량 제어방법 및 자동 설계 방법{Method for controlling the current quantity and automatically design using the FinFET}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 종래의 모스 트랜지스터를 배치구조를 나타내는 도면이다.
도 1b는 도 1a에 도시된 모스 트랜지스터의 너비 변화에 따라 발생하는 전류를 나타내는 도면이다.
도 2a는 SOI 핀 트랜지스터의 단면도이다.
도 2b는 벌크 핀 트랜지스터의 단면도이다.
도 2c는 도 2b의 벌크 핀 트랜지스터를 나타내는 도면이다.
도 3a는 본 발명에서 이용되는 핀 트랜지스터의 배치 구조를 나타내는 도면이다.
도 3b는 도 3a에 도시된 핀 트랜지스터의 개수 변화에 따라 발생하는 전류를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 핀 트랜지스터들을 구비하는 반도체 장치의 자동 설계 방법을 나타내는 플로우차트이다.
**도면의 주요부분에 대한 부호의 설명**
111, 113, 115, 117: 다이랙트 컨택 전극(DC- Direct Contact)
127: 게이트 폴리(GP- Gate Poly)
203: 핀(fin)
에 관한 것으로서, 특히 에 관한 것이다.
도 1a는 종래의 모스 트랜지스터 배치구조를 나타내는 도면이다.
도 1a를 참조하면, 종래의 모스 트랜지스터의 배치구조는 최하위층에 소스(Source) 및 드레인(Drain)으로 구성된 활성영역(active region)(121, 123, 125)이 배치된다. 그리고, 상기 활성 영역(111, 113, 115)의 상부에 다이렉트 컨택(DC-Direct Contact)(111, 113, 115)가 배치된다. 게이트 폴리(GP- Gate Poly)(117)는 소스(121)와 드레인(123)인 사이에 형성된 채널(channel)의 상부에 배치된다. 이때, 모스 트랜지스터의 너비를 W(width)라 하고, 게이트 폴리(127)의 하부에 형성되는 채널의 길이를 L(length)라 한다.
도 1b는 도 1a에 도시된 모스 트랜지스터의 너비 변화에 따라 발생하는 전류를 나타내는 도면이다.
도 1b를 참조하면, 도 1a에 도시된 모스 트랜지스터에 흐르는 전류량(Current)은 너비 W(Width)에 비례하여 선형적으로 증가한다.
[수학식 1]
Figure 112006084880312-PAT00001
[수학식 2]
Figure 112006084880312-PAT00002
[수학식 1] 및 [수학식 2]는 모스 트랜지스터에 흐르는 전류량을 나타낸다. 구체적으로, [수학식 1]은 포화 영역(saturation region)에서 흐르는 전류량을 나타내며, [수학식 2]는 선형 영역(triode region)에서 흐르는 전류량을 나타낸다. 여기서, W는 모스 트랜지스터의 너비(width)를 나타내며, L은 형성된 채널의 길이(length)를 나타낸다. 이 외의 수식 문자는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 자명하다 할 것이므로 생략하도록 한다.
위의 [수학식 1] 및 [수학식 2]에서 알 수 있듯이, 모스 트랜지스터에 있어서, 전류량은 너비 W에 비례하여 선형적으로 증가하는 값을 갖는다. 따라서, 불 연속적인 전류 값이 요구되는 대부분의 디지털 회로에서는 상기 모스 트랜지스터의 전류량을 이용하여 회로를 제작하는 것은 어렵다 할 것이다. 따라서, 불연속적인 출력 전류량 특성을 갖도록 하는 전류량 제어 방법이 필요하다 할 것이다.
또한, 상기 수학식 1 및 2에 있어서, 전자 이동도(mobility), 산화 커패시턴스 Cox는 공정상 거의 고정된 값을 갖는다. 따라서, 모스 트랜지스터의 전류량은 변수 W, 또는 L에 의해서 결정된다. 따라서, 종래의 모스 트랜지스터를 이용하는 반도체 회로 설계에 있어서는 자동 설계 장치에 모스 트랜지스터의 너비(W) 또는 채널 길이(L)를 변수로 입력함으로써 이루어졌다. 상기 자동 설계 장치의 가장 대표적인 예로는 EDA(Electronic Design Automation)을 들 수 있다. EDA에서는, 모스 트랜지스터의 상기 W 또는 L 값을 조절하여 입력하면, 일정 디자인 룰(Design rule)에 의하여 자동적으로 모스 트랜지스터의 레이아웃이 설계되어 나오는 것이다.
상술한 바와 같이, 종래의 설계 장치는 모스 트랜지스터의 너비(W) 또는 길이(L)를 주요 변수로 하고 있다. 그러나, 핀 트랜지스터(FinFET)에 있어서는, 종래의 설계 장치에서 이용하는 주요 변수(W, L) 대신에 다른 변수를 사용하여야 할 필요성이 있다.
본 발명이 이루고자하는 기술적 과제는 핀 트랜지스터를 이용하여 전류량을 디지털적으로 조절할 수 있는 전류량 제어 방법을 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는 핀 트랜지스터의 높이 및 개수를 설계 인자로 하는 반도체 장치의 설계 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 핀 트랜지스터를 이용한 전류량 제어 방법은 핀 트랜지스터의 게이트 길이를 조절하는 단계, 핀 트랜지스터에 발생한 제1 전류를 측정하는 단계, 및 병렬 연결된 핀 트랜지스터들의 개수를 조절하여 목표하는 전류량을 생성하는 단계를 구비한다.
여기서, 핀 트랜지스터들의 발생 전류량은 게이트 길이 또는 핀의 개수에 따라서, 디지털적으로 조절되는 것을 특징으로 한다.
또한, 핀 트랜지스터의 전류량 제어 방법은 핀 트랜지스터의 핀의 높이를 조절하는 단계를 더 구비할 수 있다. 여기서, 핀 트랜지스터들의 발생 전류량은 핀의 높이, 게이트 길이, 및 개수에 따라서, 디지털적으로 조절되는 것을 특징으로 한다.
바람직하게는, 핀 트랜지스터의 발생 전류량 i는 (핀의 높이 x 2)와 개수 n의 곱에 비례하며, 상기 n은 자연수 값을 가지므로, 발생 전류량 i는 상기 개수가 증가함에 따라 불연속적으로 증가하게 되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 핀 트랜지스터를 이용한 반도체 장치의 자동 설계 방법은 핀 트랜지스터의 게이트 길이를 조절하는 단계, 병렬 연결된 핀 트랜지스터들의 개수를 조절하는 단계, 및 게이트 길이 또는 핀의 개수를 설계 인자로 하여, 핀 트랜지스터를 설계하는 단계를 구비한다.
여기서, 설계 단계는 핀 트랜지스터들의 발생 전류량이 게이트 길이 및 핀의 개수에 따라서, 디지털적으로 조절되도록 설계하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a는 SOI 핀 트랜지스터의 단면도이다.
도 2a를 참조하면, SOI(Silicon On Insulator) 핀 트랜지스터(fin Field Effect Transistor)(200)는 절연물질인 SiO2(207)의 위에 반도체 물질인 실리콘(Si)으로 구성된 핀(fin)(203)이 배치된다. 그리고, 절연물질 SiO2(207)의 하부에는 일반적으로 실리콘 기판(Si Substrate)(209)가 배치된다. 핀(203)은 또 다른 절연물질(205)로 둘러싸여있으며, 상기 절연물질(205)은 게이트 폴리(GP-Gate Poly)(201)로 둘러싸여있다. 즉, 핀(203)은 게이트 폴리(201)의 내부에 배치되는 것이다.
도 2b는 벌크 핀 트랜지스터의 단면도이다.
도 2b를 참조하면, 벌크 핀 트랜지스터(250)는 핀(253) 실리콘 기판(Si Substrate)(259)과 연결되어 배치된다. 하부층에 수평으로 배치된 실리콘 기판(259)의 수직부분으로 돌출된 부분을 n+ 또는 p+ 도핑한 활성화 영역이 핀(fin)으로 이용되는 것이다.
그리고, 일반적으로 절연물질 SiO2(257)는 실리콘 기판의 상부에 배치되며, 핀(253)의 둘레로 절연 물질(255)이 구비된다. 핀(253)의 상부 둘레에는 게이트 폴리(GP)가 배치된다.
도 2c는 도 2b의 벌크 핀 트랜지스터를 나타내는 도면이다.
반도체 장치의 저전력, 고효율 및 고속 동작의 요구에 따라서, 제한된 반도체내에 보다 많은 반도체 메모리 소자를 집적하기 위하여 디자인 규칙(Design rule)이 계속적으로 축소되고 있다. 디램(DRAM)에 있어서, 디자인 규칙이 매우 고 집적화됨에 따라 게이트 사이의 간격이 점차 줄어드는 채널 도통 효과(short channel effect)가 발생되고, 메모리 셀을 구성하는 트랜지스터들의 채널 도핑 농도가 증가된다. 나아가 일정 수준 이상이 되면 캐피시터의 스토리지 노드 하부의 접합 누설전류가 증가되어 리프레쉬 특성이 저하되는 등의 문제가 생기게 된다.
상기 고집적화에 따른 누설전류 발생 등의 문제를 해결하기 위하여, 반도체 기판 상에 활성영역을 핀(fin) 형태로 형성하고, 상기 핀 활성영역에 게이트를 형성하는 핀 트랜지스터의 이용이 증가하고 있다.
도 2c를 참조하면, 벌크 핀 트랜지스터는 실리콘 기판(285)의 일부에 돌출되어 핀(273)이 형성된다. 여기서, 핀의 너비를 Wfin이라 한다. 그리고, 게이트 길이(채널 길이)를 L이라 한다. 도 2b에서 도시된 바와 같이 실리콘 기판(285)의 상부층에는 절연 물질 SiO2(279)가 배치된다. 여기서, 절연물질 SiO2(279)의 수직 두께를 Tox라 한다.
핀 트랜지스터에 있어서, 도 1a의 너비W와 같은 역할을 하는 것은 절연물질 SiO2(279)에서부터 돌출된 핀의 둘레이다. 따라서, 핀 트랜지스터의 전류량을 구하는데 있어서, [수학식 1] 및 [수학식 2]에서 이용되는 W는 핀의 둘레인 [(2 x Hfin) + Wfin]가 된다. 따라서, [수학식 1] 및 [수학식 2]에서 나타난 일반 모스 트랜지스터의 전류량은 다음과 같이 나타난다.
[수학식 3]
Figure 112006084880312-PAT00003
[수학식 4]
Figure 112006084880312-PAT00004
[수학식 3] 및 [수학식 4]는 핀 트랜지스터에 흐르는 전류량을 나타낸다. 구체적으로, [수학식 3]은 포화 영역(saturation region)에서 흐르는 전류량을 나타내며, [수학식 4]는 선형 영역(triode region)에서 흐르는 전류량을 나타낸다.
상기 [수학식 3] 및 [수학식 4]에서 알 수 있듯이, 핀 트랜지스터에 있어서, 전류량은 핀의 높이 Hfin 과 핀의 너비 Wfin을 합한 값에 비례하여 증가되는 값이다. 또한, 전류 i는 채널 길이 L에 반비례하는 값을 갖는다. 그리고, 전자 이동도(mobility), 산화 커패시턴스 Cox는 공정상 거의 고정된 값을 갖는다.
따라서, 핀 트랜지스터의 전류량은 , 변수 게이트 길이 W, 핀의 높이 Hfin 또는 핀의 너비 Wfin에 의하여 결정된다. 여기서, 핀의 높이 Hfin 및 너비 Wfin는 공정상의 디자인 규칙(Design rule)에 의해 결정된다. 따라서, 핀의 높이 Hfin 또는 너비 Wfin은 공정상의 설계에 있어서, 핀 트랜지스터의 전류량을 결정하는 요소가 된다. 또한, 게이트 길이 L을 조절함으로써, 전류 i의 값을 조절할 수 있다.
도 3a는 본 발명에서 이용되는 핀 트랜지스터의 배치 구조를 나타내는 도면이다.
도 3a를 참조하면, 본 발명에 이용되는 핀 트랜지스터 배치 구조 다수개의 핀 트랜지스터들이 병렬 연결되어 소스(311) 및 드레인(313)을 공유한다. 다수개의 핀 트래지스터들의 핀들(321)이 서로 평행하게 수직 배치되어 소스(311), 게이트(339) 및 드레인(313)을 공유하도록 하는 것이다.
하나의 핀 트랜지스터에서 출력되는 전류는 상술한 [수학식 3] 또는 [수학식 4]와 같다. 따라서, 도 3a에 도시된 바와 같이 n 개의 핀 트랜지스터를 병렬로 연결하면 출력되는 전류는 각각 하나의 핀 트랜지스터에 흐르는 전류의 n 배가 되며, 다음과 같아진다.
[수학식 5]
Figure 112006084880312-PAT00005
[수학식 6]
Figure 112006084880312-PAT00006
[수학식 5] 및 [수학식 6]은 도 3a의 n 개의 핀 트랜지스터들에서 흐르는 전류를 나타낸다. 따라서, 출력 전류량을 결정짓는 변수는 n, Hfin, Wfin, 또는 L이 될 것이다. 여기서, n은 핀 트랜지스터들의 개수 이므로 자연수 값을 갖는다. 따라서, 총 출력 전류량 i는 하나의 핀 트랜지스터에서 흐르는 전류량의 배수가 될 것이며, n 값의 변화에 따라 불연속적인 값이 된다.
도 3b는 도 3a에 도시된 핀 트랜지스터의 개수 변화에 따라 발생하는 전류를 나타내는 도면이다.
도 3b를 참조하면, 도 3a에서 도시된 핀 트랜지스터들의 개수 변화에 따라, 총 출력전류량 i가 불연속적으로 바뀌는 것을 알 수 있다. 즉, 하나의 핀 트랜지스터에서 출력되는 전류량이 a라면 병렬 연결된 핀 트랜지스터들의 개수가 1,2,3ㅇㅇㅇ 이 되면, 총 출력 전류량은 a, 2a, 3a```로 불연속적으로 증가하게 된다.
본 발명에 따른 핀 트랜지스터들을 이용한 전류량 제어 방법은 상기 [수학식 5] 또는 [수학식 6]에서 나타난 변수 n, Hfin, Wfin, 또는 L에 따라서, 출력 전류를 디지털적으로 변하는 특성을 이용한다. 변수 n, 또는 L 은 자동 설계 장치에서 변수로 입력하여, 자동 설계를 할 수 있으며, 변수 Hfin, 또는 Wfin은 공정단계에서의 설계 시 변수로 이용하여 전류 i 값을 조절할 수 있다. 여기서, 상술한 변수들은 각각 하나씩 조절하여 전류 i 값을 조절할 수 도 있고, 2개 이상의 변수들을 조절하여 전류 i 값을 조절할 수도 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다 할 것이다.
먼저, 핀 트랜지스터의 게이트 길이 L을 조절한다.
바람직하게는 핀의 높이 Hfin 또는 핀의 너비 Wfin을 더 조절할 수 있다.여기서, 핀의 높이 Hfin 또는 핀의 너비 Wfin의 크기는 각각 따로 조절할 수 있다.
상기 조절에 따라서 발생하는 핀 트랜지스터의 출력 전류인 제1 전류를 측정한다.
병렬로 연결된 핀 트랜지스터들의 개수 n을 조절한다.
여기서, 병렬 연결된 핀 트랜지스터들 출력되는 총 전류량i는 상술한 변수들 각각의 영향을 받는다. 따라서, 상술하는 단계로 구성되는 핀 트랜지스터들을 이용한 전류량 제어 방법은 핀의 높이 Hfin, 핀의 너비 Wfin, 게이트의 길이 L, 또는 핀 트랜지스터들의 개수 n 값에 따라서 불연속적으로 조절된다. 핀의 높이 Hfin, 핀의 너비 Wfin, 게이트의 길이 L, 또는 핀 트랜지스터들의 개수 n 값은 사용자가 의도하는 전류 값에 맞춰 유동적으로 조절할 수 있으며, 특정하는 것이 불가능하다 할 것이다.
도 4는 본 발명의 다른 실시예에 따른 핀 트랜지스터들을 구비하는 반도체 장치의 자동 설계 방법을 나타내는 플로우차트이다.
핀 트랜지스터는 돌출된 핀의 전면을 모두 채널로 이용할 수 있기 때문에 채널 길이를 충분히 확보할 수 있다. 따라서 채널 도통 효과(short channel effect)를 방지 또는 최소화할 수 있으며, 이에 따라 종래의 모스 트랜지스터 특성(채널 도통 효과에 따른 누설전류의 발생) 및 면적을 개선할 수 있다.
따라서, 누설전류를 최소화하고 채널 길이를 충분히 확보하여야 하는 반도체 장치를 설계할 때에는 상술한 핀 트랜지스터 장점을 이용할 수 있다.
본 발명의 다른 실시예에 따른 자동 설계 방법은, 상술한 핀 트랜지스터의 장점을 이용할 수 있도록, 반도체 장치의 자동 설계 장치(예를 들어, EDA)를 이용 핀 트랜지스터들로 구성된 반도체 장치를 자동 설계 할 수 있도록 한다.
도 4를 참조하면, 먼저 본 발명의 다른 실시예에 따른 자동 설계 방법은 먼저, 핀 트랜지스터들의 핀의 높이(Hfin), 핀의 너비(Wfin), 또는 게이트의 길이(L)을 조절한다. (410 단계) 여기서, 상기 인자들의 조절은 각각 이뤄질 수 있다. 또 한, 게이트 길이 L의 조절은, 자동설계 장치의 설계 인자로써 조절할 수 있으며, 핀의 높이 Hfin 또는 핀의 너비 Wfin은 공정상의 설계시 별도로 조절할 수 있다.
그리고, 병렬 연결된 핀 트랜지스터들의 개수(n)를 조절한다.(420)
상기 핀의 높이(Hfin), 핀의 너비(Wfin), 게이트의 길이(L), 또는 개수(n)를 설계 인자로 변경하여, 자동 설계 장치를 구동시킨다(430). 여기서, 게이트 길이 L와 핀의 개수 n은 자동 설계 장치의 변수 인자로 입력하여, 자동 설계를 수행하게 된다. 그리고, 핀의 높이 Hfin 또는 핀의 너비 Wfin은 공정상의 설계 시 추가로 조절함으로써, 전류 값을 조절할 수 있다.
반도체 장치의 자동 설계 장치는 목표하는 반도체 장치의 사양(출력 전류 등)에 따라서, 주요 인자 값을 입력하면, 자동적으로 레이아웃되어 설계되어 출력되는 장치이다. 따라서, 기존의 반도체 장치의 자동 설계 장치의 인자로써 상술한 게이트의 길이(L), 또는 핀의 개수(n)를 입력하면, 핀 트랜지스터들로 구성된 반도체 장치를 자동적으로 설계할 수 있게 된다. 그리고, 추가적으로 핀의 높이(Hfin), 핀의 너비(Wfin)를 설계 장치의 설계 인자로써 입력하거나, 공정상의 설계 인자로써 조절하여 자동설계 할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전류량 제어 방법은 핀 트랜지스터를 이용함으로써, 전류량을 디지털적으로 조절할 수 있는 장점이 있다.
상술한 바와 같이 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법은 설계 요소를 게이트 길이 및 핀 트랜지스터의 개수로 함으로써, 핀 트랜지스터를 이용하는 반도체 장치를 자동적으로 설계할 수 있는 장점이 있다.

Claims (9)

  1. 핀 트랜지스터의 게이트 길이를 조절하는 단계;
    상기 핀 트랜지스터에 발생한 제1 전류를 측정하는 단계; 및
    병렬 연결된 상기 핀 트랜지스터들의 개수를 조절하여 목표하는 전류량을 생성하는 단계를 구비하며,
    핀 트랜지스터들의 발생 전류량은 상기 게이트 길이 또는 상기 개수에 따라, 디지털적으로 조절되는 것을 특징으로 하는 핀 트랜지스터를 이용한 전류량 제어 방법.
  2. 제1항에 있어서, 상기 핀 트랜지스터의 전류량 제어 방법은
    상기 핀 트랜지스터의 핀의 높이를 조절하는 단계를 더 구비하며,
    상기 핀 트랜지스터들의 발생 전류량은 상기 핀의 높이, 상기 게이트 길이, 또는 상기 개수에 따라서, 디지털적으로 조절되는 것을 특징으로 하는 핀 트랜지스터를 이용한 전류량 제어 방법.
  3. 제1항에 있어서,
    상기 핀 트랜지스터의 발생 전류량 i는
    상기 개수 n값에 비례하고, 상기 게이트 길이 L 값에 반비례하며,
    상기 n은 자연수 값을 가지므로, 발생 전류량 i는 상기 개수가 증가함에 따 라 불연속적으로 증가하게 되는 것을 특징으로 하는 핀 트랜지스터를 이용한 전류량 제어 방법.
  4. 제2항에 있어서, 상기 핀 트랜지스터의 전류량 제어 방법은
    상기 핀 트랜지스터의 핀의 너비를 조절하는 단계를 더 구비하며,
    상기 핀 트랜지스터들의 발생 전류량은 상기 핀의 높이, 상기 게이트 길이, 상기 개수, 또는 상기 핀의 너비에 따라서, 디지털적으로 조절되는 것을 특징으로 하는 핀 트랜지스터를 이용한 전류량 제어 방법.
  5. 제4항에 있어서,
    상기 핀 트랜지스터의 발생 전류량 i는
    상기 [(핀의 높이 x 2) + 핀의 너비]값과 상기 개수 n의 곱에 비례하며,
    상기 핀 트랜지스터들의 발생 전류량은 상기 핀의 높이, 상기 게이트 길이, 상기 개수, 또는 상기 핀의 너비에 따라서, 디지털적으로 조절되는 것을 특징으로 하는 핀 트랜지스터를 이용한 전류량 제어 방법.
  6. 핀 트랜지스터의 게이트 길이를 조절하는 단계;
    병렬 연결된 상기 핀 트랜지스터들의 개수를 조절하는 단계; 및
    상기 게이트 길이 및 상기 개수를 설계 인자로 하여, 핀 트랜지스터들로 구성된 반도체 장치를 설계하는 단계를 구비하며,
    상기 설계 단계는 상기 핀 트랜지스터들의 발생 전류량이 상기 게이트 길이 또는 상기 개수에 따라서, 디지털적으로 조절되도록 설계하는 것을 특징으로 하는 핀 트랜지스터로 구성된 반도체 장치의 자동 설계 방법.
  7. 제6항에 있어서,
    상기 반도체 장치의 설계 방법은
    상기 핀 트랜지스터의 핀의 높이 또는 핀의 너비를 조절하는 단계를 더 구비하며,
    상기 설계 단계에 있어서,
    상기 핀 트랜지스터들의 발생 전류량이 상기 핀의 높이, 핀의 너비, 상기 게이트 길이, 또는 상기 개수에 따라서, 디지털적으로 조절되도록 설계하는 것을 특징으로 하는 핀 트랜지스터로 구성된 반도체 장치의 자동 설계 방법.
  8. 제6항에 있어서, 상기 설계 단계에 있어서,
    상기 핀 트랜지스터의 발생 전류량 i는
    상기 개수 n을 상기 게이트 길이로 나눈 값에 비례하며,
    상기 n은 자연수 값을 가지므로, 발생 전류량 i는 상기 개수가 증가함에 따라 불연속적으로 증가하게 되는 것을 특징으로 하는 핀 트랜지스터로 구성된 반도체 장치의 자동 설계 방법.
  9. 제7항에 있어서,
    상기 핀 트랜지스터의 발생 전류량 i는
    상기 [(핀의 높이 x 2) + 핀의 너비]값과 상기 개수 n의 곱에 비례하며,
    상기 핀 트랜지스터들의 발생 전류량이 상기 핀의 높이, 핀의 너비, 상기 게이트 길이, 또는 상기 개수에 따라서, 디지털적으로 조절되도록 설계하는 것을 특징으로 하는 핀 트랜지스터로 구성된 반도체 장치의 자동 설계 방법.
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