JP4892356B2 - 集積トランジスタ、特に４０ボルト以上の電圧用集積トランジスタ - Google Patents

集積トランジスタ、特に４０ボルト以上の電圧用集積トランジスタ Download PDF

Info

Publication number
JP4892356B2
JP4892356B2 JP2006548189A JP2006548189A JP4892356B2 JP 4892356 B2 JP4892356 B2 JP 4892356B2 JP 2006548189 A JP2006548189 A JP 2006548189A JP 2006548189 A JP2006548189 A JP 2006548189A JP 4892356 B2 JP4892356 B2 JP 4892356B2
Authority
JP
Japan
Prior art keywords
trench
region
substrate
doping
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006548189A
Other languages
English (en)
Other versions
JP2007522650A (ja
Inventor
ミューラー，カールハインツ
レシュラウ，クラウス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2007522650A publication Critical patent/JP2007522650A/ja
Application granted granted Critical
Publication of JP4892356B2 publication Critical patent/JP4892356B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

発明の詳細な説明
本発明は、集積トランジスタに関する。上記集積トランジスタは、（ａ）好ましくは単結晶、または単結晶層を含む半導体基板と、（ｂ）半導体基板のメイン領域から遠い側に位置し、上記半導体基板に含まれ、基礎のドープ型にドープされ、該メイン領域から離れて配置されている接続領域と、（ｃ）上記半導体基板に含まれ、上記メイン領域から遠い側に位置する上記接続領域よりも低いドーパント濃度で上記基礎のドープ型にドープされ、上記メイン領域から遠い側に位置する上記接続領域と上記メイン領域との間に配置されているドリフト領域と、（ｄ）上記メイン領域から近い側に位置し、上記基礎のドープ型にドープされ、例えば、上記基板の上記メイン領域に配置されている接続領域と、（ｅ）上記基礎のドープ型とは異なるドープ型にドープされ、上記ドリフト領域を上記メイン領域から近い側に位置する上記接続領域から分離させる逆ドーピング領域とを含んでいる。
バイポーラトランジスタにおいて、上記接続領域は、エミッタ領域およびベース領域と称される。バイポーラトランジスタにおいて、上記逆ドーピング領域はベース領域と称される。一方、電界効果トランジスタにおいては、上記接続領域は、ソース領域およびドレイン領域と称される。また、電界効果トランジスタにおいて、上記逆ドーピング領域は、反転チャンネルを形成するために備えられる。
特に、いわゆる高電圧トランジスタでは、通常の動作中に、接続領域間の電圧を、４０ボルトを超える電圧や、５０ボルトを超える電圧、更には１００ボルトを超える電圧に切り替えるために、ドリフトパスが存在する。
例えば、構成上の手段、例えば、電界プレート（field plate）や電界リング（field ring）により電気的性質を向上させた高圧トランジスタが、これまでに複数提案されている。特に、この手段により、絶縁破壊電圧を上昇させたり、必要とされるチップ面積を減少させたりする。
それでもはやり、本発明の目的は、改善されたトランジスタ、具体的には、特に製造が容易で、特に優れた電気的性能を有し、特に必要とするチップ面積が小さいトランジスタを提供することにある。さらに、本発明の目的は、トランジスタを容易に製造することを可能にする製造方法を提供することにある。
トランジスタに関する上記目的は、請求項１に記載の特徴を有するトランジスタにより達成される。更なる改良については、従属請求項に記載している。
本発明は、トレンチの数は集積回路の製造における製造コストには影響しないか、若しくは影響しても非常に小さいものであるという考えに基づいている。また、トレンチの深さが異なったり、トレンチを埋める材料が異なったりしても、材料を形成するのに、ほとんどコストはかからないという考えに基づいている。更に、本発明は、高電圧トランジスタの場合、メイン領域から離れたところにある接続領域を接続するための拡散領域は、全体に拡散させるために、簡単に、横の寸法を２０μｍよりも大きくできるとの考えに基づいている。トレンチは、特に、拡散パスが長くなるのを避けたり、深い拡散を横方向に限定したりするのに好適である。トレンチにより容易に達成できるその他の機能としては、絶縁機能がある。当該絶縁機能により、同様に、トランジスタのチップ面積を減らすことができる。しかし、例えば、接続機能と絶縁機能とのように、特定の機能は、同時に機能させることができない。よって、小さいチップ面積を考慮して、電気的な性能を向上させるためには、構成部材あたり、わずか２つないし３つのトレンチを備えることが適切である。
よって、上記冒頭部に記載した特徴に加えて、本発明によるトランジスタは、（ｆ）上記メイン領域から、該メイン領域から遠い側に位置する接続領域の方向に延伸し、結果として絶縁機能を有する電気絶縁性の絶縁トレンチと、（ｇ）上記メイン領域から、少なくとも、該メイン領域から遠い側に位置する接続領域まで延伸し、該メイン領域から遠い側に位置する接続領域に接続するために備えられる補助トレンチとを含む。上記補助トレンチは、例えば、上記トレンチの周囲に拡散するドーパントの通路を提供したり、拡散過程の横方向の境界を形成したりする。
また、ある１つの構成では、上記絶縁トレンチおよび/または補助トレンチは、以下の特徴を少なくとも１つ有している。
（１）トレンチ幅（Ｂ）が、１μｍより大きい、もしくは、２μｍより大きい。これにより、絶縁トレンチの場合、十分な誘電性強度を得られる。
（２）トレンチ幅（Ｂ）が、１０μｍより小さい、もしくは、５μｍより小さい。これにより、トレンチによって必要とされるチップ面積が多くなりすぎない。
（３）トレンチ深さが、１０μｍより深い、もしくは、１５μｍより深い。これにより、この深さを介してのみ、ドリフトパス間で十分な電圧降下が得られる。
また、別の構成では、上記絶縁トレンチは、該トレンチを完全に充填する電気絶縁体を含む。さらに、別の構成では、上記絶縁トレンチは、少なくとも１つのトレンチ壁およびトレンチ底上に電気絶縁体を含み、さらに、上記トレンチ内に電気伝導性を有する領域を含む。例えば、深いトレンチをドープされた多結晶シリコン、ドープされていないシリコン、酸化物、またはその他の物質によって充填することができる。
また、別の構成では、上記絶縁トレンチは、上記補助トレンチと同じ深さである。これにより、異なる深さのトレンチを形成する手間が省ける。また、別の構成では、上記補助トレンチは、上記絶縁トレンチより深い。例えば、上記絶縁トレンチを上記補助トレンチのエッチングの開始時または終了時に覆えば、例えば、追加のフォトリソグラフィー工程は１回で済む。
トレンチの深さが異なる構成では、上記絶縁トレンチの底と、上記メイン領域から離れた側に位置する接続領域との間の距離が、上記メイン領域と、上記メイン領域から離れた側に位置する接続領域との間の距離に対して、１/５〜４/５の範囲、もしくは、１/３〜２/３の範囲の距離である。もし、メイン領域から遠い側にある、すでに述べた上記接続領域の深さと同じ深さのとき、上記メイン領域から離れた側にさらなる接続領域を有し、上記補助トレンチと同じ深さを有するさらなる絶縁トレンチが、該さらなる接続領域まで延伸していれば、短くなった絶縁トレンチの領域に、ＥＳＤ（静電気放電）保護素子を簡単に形成することができる。該保護素子により、他の構成部材が自身の早期の絶縁破壊により破壊されるのを避けることができる。
また、別の構成では、上記補助トレンチは、上記絶縁トレンチと同一のトレンチ充填材を含んでいる。これによれば、異なるトレンチ充填材を導入する必要がなくなる。また、別の構成では、対照的に、上記補助トレンチは、上記絶縁トレンチとは異なる充填材を含んでいる。特に、上記補助トレンチは、例えば、ドープされた多結晶シリコンまたは金属のような電気伝導性のある物質で充填されている。これにより、上記補助トレンチは、メイン領域から遠い側にある接続領域に電気伝導性をもつように接続される。もう一方のトレンチを覆ったり、後で形成したりすることで、簡単にトレンチを異なる充填材で充填することができる。
次の構成では、上記ドリフト領域におけるよりも高いドーパント濃度で上記基礎のドープ型にドープされたドーピング領域が、上記絶縁トレンチと上記補助トレンチとの間に存在する。上記絶縁トレンチと補助トレンチとの間の領域を完全に充填するドーピングは、例えば、垂直方向の拡散が上記２つのトレンチで画定されている場合に行なわれる。もしくは、例えば、上記補助トレンチから拡散が進行する場合には、上記絶縁トレンチの近傍ではなく上記補助トレンチの近傍だけで行なわれる。
また、別の構成では、上記補助トレンチは、電気的に絶縁されている。上記補助トレンチは、基板のメイン領域の中に、メイン領域から遠い側にある接続領域より深く延伸している。そして、上記補助トレンチは、電気構成部材の端に配置される。これにより、その深さ分だけ、該構成部材を他の構成部材から隔離することができる。
また、次の構成では、基材のメイン領域は、逆ドーピングタイプによりドープされている。基板トレンチは、上記メイン領域から、上記基板のメイン領域まで延伸している。そして、上記基板のメイン領域を接続するために備えられる。結果として、３種類のトレンチ、すなわち、絶縁トレンチ、補助トレンチ、および、基板トレンチが存在する。基板トレンチは、例えば、基板トレンチの周囲に注入するドーパントの通路として、または拡散過程の横方向の境界として、簡単に、そして、大きな面積を必要とせずに基板を接続することができる。
以上、補助トレンチおよび拡散トレンチについて説明した技術的効果は、基板トレンチの形成にも適用可能である。特に、同じ深さのトレンチや、同じ物質で充填されたトレンチに対して適用可能である。
また、次の構成では、トランジスタの端子は、逆ドーピング領域に電気伝導性をもつように接続される。これにより、該トランジスタは、ｐｎｐ型バイポーラトランジスタまたはｎｐｎ型バイポーラトランジスタとなる。また、別の構成では、電気的に絶縁されており、逆ドーピング領域に隣接し、該逆ドーピング領域をトランジスタの電気伝導性のある制御電極から絶縁する絶縁層が存在する。これにより、ｎ型チャンネルトランジスタとして、もしくはｐ型チャンネルトランジスタとして機能する電界効果トランジスタが形成される。
さらに本発明は、上記トランジスタの製造方法に関する。なお、工程が記載されている順番は、なんら本発明を制限するものではない。本方法によっても、複数のトレンチを備えるトランジスタを得ることができる。したがって、上記の技術的効果は、本発明の製造方法についてもあてはまるものである。
以下、添付の図面を参照しながら、本発明について説明する。
図１は、２つのトレンチを有し、基板接続が基板トレンチを利用してなされている２つのバイポーラトランジスタを示す。図２は、２つのトレンチを有し、基板接続が、広範囲における拡散によりなされているバイポーラトランジスタを示す。図３は、２つのトレンチを有し、基板接続が、２つの基板トレンチにより画定されているバイポーラトランジスタを示す。図４は、２つのトレンチを有する電界効果トランジスタを示す。図５は、長さが異なる２つのトレンチを有するバイポーラトランジスタを示す。
基本的に、バイポーラトランジスタと電界効果トランジスタとの両方に応用可能な実施形態について、以下説明する。本実施形態では、構成部材につき、たった１つのエミッタ端子またはソース端子と、１つのベース端子またはゲート端子とが備えられている。スイッチ電流を高くするために、別の実施形態では、１つの構成部材において、それぞれコレクタ領域を割り当てられた一連のエミッタ−ベース対、または、それぞれドレイン領域を割り当てられた一連のソース−ゲート対を用いられる。例えば、コレクタ端子もしくはドレイン端子、および/または基板端子が、構成部材のエミッタ−ベース対またはソース−ゲート対を、それぞれ含む構成としてもよい。
図１に、基板トレンチ１２により基板メイン領域１０と基板接続された２つのバイポーラトランジスタＴ１およびＴ２を示す。基板メイン領域１０は、ｐ型にライトドープされたシリコンを含む。基板メイン領域１０は、例えば、市販のウェハに含まれている。埋め込まれたドーピング領域１４および１６を上記ウェハに形成されている。上記ドーピング領域１４および１６は、ｎ型にヘビードープされており、埋込層１８に含まれている。ｎ型にライトドープされたエピタキシャル層２０は、層厚Ｄ１を有する。該層厚Ｄ１は、本実施の形態では、２０μｍである。エピタキシャル層２０は、基板メイン領域１０に隣接し、埋込層１８の上層部分を含む。
基板トレンチ１２は、エピタキシャル層２０を貫通して基板メイン領域１０に達している。基板トレンチ１２は、基板接続ドーピング２６により、トレンチ側壁２２とトレンチ底２４とで囲まれている。該基板接続ドーピング２６は、例えば、ｐ型のヘビードープであり、例えば、５００ｎｍより厚い層厚または１μｍの層厚にて基板トレンチ１２を囲っている。特に、基板接続ドーピング２６の層厚は３μｍ未満である。
基板トレンチ１２の両側に、ｐ型にヘビードープされたドーピング領域３２および３４が、エピタキシャル層２０の表面３０から延伸している。該ドーピング領域３２および３４は、金属または多結晶の基板端子３６に電気伝導性をもつように接続されている。それぞれの場合において、ドーピング領域３２および３４は、例えば、１μｍの深さと１μｍの幅とを有する。
２つのトレンチＴ１およびＴ２は、例えば、基板トレンチ１２の両側に配置されている。上記トランジスタＴ１は、コレクタ端子４０と、ベース端子４２と、エミッタ端子４４とを有する。
別の実施形態では、さらに、トランジスタＴ１に、ベース端子−エミッタ端子対４５を備える。図１中、該ベース端子とエミッタ端子との対４５は、点線にて示されている。コレクタ端子４０と、ベース端子４２と、エミッタ端子４４とは、電気伝導性を有し、例えば、金属またはヘビードープされた多結晶シリコンを含む。
トランジスタＴ１は、補助トレンチ４６を有する。補助トレンチ４６は、絶縁トレンチ４８を囲っている。該絶縁トレンチ４８は、エピタキシャル層２０に形成されたドリフト領域５０を横に隔離している。
補助トレンチ４６は、エピタキシャル層２０を貫通し、埋込層１８のドーピング領域１４に達している。補助トレンチ４６は、コレクタ接続ドーピング領域５２により、その側壁およびトレンチ底を囲まれている。コレクタ接続ドーピング領域５２は、例えば、ｎ型にヘビードープされており、例えば５００ｎｍより厚い層厚または１μｍの層厚にて補助トレンチ４６を囲っている。特に、コレクター接続ドーピングの層厚は３μｍ未満である。
基板トレンチ１２の内側のトレンチ端において、ｎ型にヘビードープされたドーピング領域５４がエピタキシャル層２０の表面３０から延伸している。該ドーピング領域は、コレクタ端子４０と電気伝導性をもつように接続されている。ドーピング領域５４は、例えば、１μｍの深さと、３μｍより大きい幅、例えば、５μｍの幅とを有する。別の実施形態では、コレクタ端子４０のためのドーピング領域は、周辺のトレンチ端に沿って補助トレンチ４６の両側に複数設けられる。また、別の実施形態では、図１に示すトレンチ部分に対して、補助トレンチ４６の右側に、コレクタ端子４０のための外側ドーピング領域のみが備えられる。
エピタキシャル層２０の一部は、基板接続ドーピング２６とコレクタ接続ドーピング５２との間に位置する。例えば、基板接続ドーピング２６とコレクタ接続ドーピング５２との間の最短距離は、１０μｍより大きい値、例えば、２０μｍである。
さらに、絶縁トレンチ４８は、エピタキシャル層２０を貫通し、埋込層１８のドーピング領域１４に達する。絶縁トレンチ４８は、該絶縁トレンチ４８を使って形成されたドーピング領域によって囲まれるような構成にはなっていない。
絶縁トレンチ４８にて囲んだ領域内にて、エピタキシャル層２０の表面３０から延伸する、ｐ型にドープされたベース領域５６が設けられている。このベース領域５６は、ベース端子４２と電気伝導性をもつように接続されている。ベース領域５６は、例えば、１μｍから３μｍの範囲の深さ、例を挙げると、２μｍの深さを有し、例えば、４μｍより大きい幅、例を挙げると１０μｍの幅を有する。
ベース領域５６は、エミッタ領域５８を囲んでいる。エミッタ領域５８は、同様に、エピタキシャル層２０の表面３０から、ドーピング領域１４の方向に延伸している。上記エミッタ領域５８は、エミッタ端子４４に電気伝導性をもつように接続されている。
本実施の形態では、基板トレンチ１２、補助トレンチ４６、および絶縁トレンチ４８は、電気絶縁体、具体的には二酸化シリコンにて完全に埋められている。本実施の形態においては、基板トレンチ１２、補助トレンチ４６、および絶縁トレンチ４８のトレンチ幅Ｂは、それぞれ、１.５μｍである。３つのトレンチ、具体的には、基板トレンチ１２、補助トレンチ４６、および絶縁トレンチ４８は、同じトレンチ深さを有し、例えば、２１μｍである。
トランジスタＴ２は、トランジスタＴ１と同様の構成を有する。したがって、トランジスタＴ２については、上記の説明を参照されたい。トランジスタＴ２の各構成部は、図１において同じ参照番号を付してあるトランジスタＴ１の各構成部と同一の構造、および同一の機能を有する。ただし、トランジスタＴ２の各構成部には、数字の後にｂを付している。例えば、ベース領域５６に対応するトランジスタＴ２のベース領域には５６ｂと付し、同様に、補助トレンチ４６に対応するトランジスタＴ２の補助トレンチには４６ｂと付し、絶縁トレンチ４８に対応するトランジスタＴ２の絶縁トレンチには４８ｂと付している。
図１に示すトランジスタＴ１およびＴ２の構造により、必要とされるチップ面積が小さいものとなる。なぜなら、ドーピング領域１４および１６は、絶縁トレンチ４８および４８ｂのそれぞれがあるため、コレクタ接続ドーピング領域５２および５２ｂのそれぞれを介して、ベース領域５６および５６ｂのそれぞれに非常に近い位置に接続されるからである。
図２に、バイポーラトランジスタＴ３を示す。該バイポーラトランジスタＴ３は、下記に示す点を除いてバイポーラトランジスタＴ１と同様に構成されている。よって、同一の構成部材には同一の参照番号を付しているが、その後にｃを付している。具体的には、基板メイン領域１０ｃ、埋込層１８ｃにおけるドーピング層１４ｃ、エピタキシャル層２０ｃ、表面３０ｃ、コレクタ端子４０ｃ、ベース端子４２ｃ、エミッタ端子４４ｃ、補助トレンチ４６ｃ、絶縁トレンチ４８ｃ、ドリフト領域５０ｃ、コレクタ接続ドーピング領域５２ｃ、ドーピング領域５４ｃ、ベース領域５６ｃ、およびエミッタ領域５８ｃと参照番号を付している。
上記トランジスタＴ１およびＴ２と違い、バイポーラトランジスタＴ３の場合、基板接続は、ｐ型のヘビードープと、それに続く広範囲にわたるドーパントの拡散とによりなされる。ドーパントは、必要とされるチップ面積に応じて、基板メイン領域１０ｃまで拡散される。基板接続ドーピング２６ｃの最小の横方向寸法Ｌ１は、表面３０ｃにおける拡散深さと略等しい。つまり、本実施の形態においては、寸法Ｌ１は、２０μｍより大きな値となっている。それにもかかわらず、必要とされるチップ面積は、トレンチ４６ｃおよび４８ｃを備えることにより、従来知られているトンジスタの場合よりも小さいものになっている。さらに、各トランジスタについて、広い面積を有する基板端子を、別々に備える必要がない。
基板接続ドーピング２６ｃは、ｐ型のドーピング領域３２ｃを介して、基板端子３６に対応する基板端子３６ｃに、電気伝導性をもつように接続される。基板接続ドーピング２６ｃは、この場合でも、エピタキシャル２０ｃの元々のドーパント濃度を有する領域により、コレクタ接続ドーピング領域５２ｃから分離されている。
図３に、下記に述べる点以外はバイポーラトランジスタＴ１と同様に構成されたバイポーラトランジスタＴ５を示す。よって、同一の構成部材には同一の参照番号を付すが、その後にｄを付している。具体的には、基板メイン領域１０ｄ、埋込層１８ｄにおけるドーピング領域１４ｄ、エピタキシャル層２０ｄ、表面３０ｄ、コレクタ端子４０ｄ、ベース端子４２ｄ、エミッタ端子４４ｄ、補助トレンチ４６ｄ、絶縁トレンチ４８ｄ、ドリフト領域５０ｄ、コレクタ接続ドーピング領域５２ｄ、ドーピング領域５４ｄ、ベース領域５６ｄ、およびエミッタ領域５８ｄと参照番号を付している。
上記トランジスタＴ１、Ｔ２、およびＴ３と違い、バイポーラトランジスタＴ５の場合、基板接続ドーピング２６ｄは、２つの基板トレンチ６０および６２により横方向に制限された拡散により形成される。基板トレンチ６０および６２は、幅Ｂを有する。つまり、補助トレンチ４６ｄおよび絶縁トレンチ４８ｄと同じ幅を有する。基板トレンチ６０および６２の深さも、補助トレンチ４６ｄおよび絶縁トレンチ４８ｄの深さと一致している。つまり、本実施の形態においては、基板トレンチ６０および６２の深さは、２１μｍである。基板トレンチ６０および６２は、補助トレンチ４６ｄおよび絶縁トレンチ４８ｄと同じ充填材料を含んでいる。
基板接続ドーピング２６ｄは、１０μｍ以上の深さに入り込んで、基板メイン領域１０ｄまで拡散している。また、最小横寸法Ｌ２、すなわち、基板接続ドーピング２６ｄの幅は、５μｍより小さいものとなっている。横寸法Ｌ２は、基板接続ドーピング２６ｄの隣に位置する基板トレンチ６０および６２の側壁の間の距離によって規定されるもので、本実施の形態においては、３μｍである。
基板接続ドーピング２６ｄは、ｐ型にドープされたドーピング領域３２ｄを介して、基板端子３６に対応する基板端子３６ｄに電気伝導性をもつように接続されている。エピタキシャル層２０ｄの元々のドーピングが残っている領域は、補助トレンチ４６ｄに面する基板トレンチ６０の壁と、コレクタ接続ドーピング領域５２ｄとの間に位置する。例えば、コレクタ接続ドーピング領域５２ｄと、基板トレンチ６０のトレンチ壁と間の距離は、５μｍより小さい値であり、本実施の形態では、１μｍである。
このように、図３に示す基板メイン領域１０ｄの異なる接続は、省スペース化と低インピーダンス化とをもたらす。基板メイン領域１０ｄの接続が良好なので、高電圧トランジスタＴ５は、優れたスイッチング特性を有する。
図４に、電界効果トランジスタＴ６を示す。電界トランジスタＴ６では、基板トレンチ１１２により基板メイン領域１１０の基板接続がなされている。基板メイン領域１１０は、例えば、ｐ型にライトドープされたシリコンを含む。例えば、基板メイン領域１１０は、市販されているウェハに元々含まれている。上記ウェハには、例えばドーピング領域１１４等のドーピング領域が形成されている。該ドーピング領域は、ｎ型にヘビードープされており、埋込層１１８に含まれる。本実施の形態においては、ｎ型にライトドープされたエピタキシャル層１２０は、２０μｍという層厚Ｄ２を有する。エピタキシャル層１２０は、基板メイン領域１１０に隣接し、埋込層１１８の上層部を含む。
基板メイン領域１１０は、基板メイン領域１０と同様に接続されている。すなわち、基板メイン領域１１０は、基板トレンチ１２と同様にして形成されている基板トレンチ１１２、基板接続ドーピング２６に対応する基板接続ドーピング１２６、ドーピング領域３２および３４のそれぞれに対応する、ｐ型にヘビードープされたドーピング領域１３２および１３４、並びに基板端子３６と同じ構造および同じ機能を有する基板端子１３６によって接続されている。
上記トランジスタＴ６は、ドレイン端子４０、ゲート端子４２、およびソース端子４４を備える。ドレイン端子４０、ゲート端子４２、およびソース端子４４は、電気伝導性を有し、例えば、ヘビードープされた多結晶シリコンの金属を含む。
上記トランジスタＴ６は、例えば、基板トレンチ１１２にて囲まれた補助トレンチ１４６を有する。補助トレンチ１４６は、部分的に、絶縁トレンチ１４８を囲んでいる。絶縁トレンチ１４８は、エピタキシャル層１２０に形成されたドリフト領域１５０を横方向に隔離している。
埋込ドーピング領域１１４は、ドーピング領域１４と同様に接続されている。すなわち、埋込ドーピング領域１１４は、補助トレンチ４６と同様に形成されている補助トレンチ１４６、コレクタ接続ドーピング領域５２に対応するドレイン接続ドーピング１５２、およびドーピング領域５４と同様に形成されている、ｎ型にヘビードープされたドーピング領域１５４によって接続されている。
基板接続ドーピング１２６とドレイン接続ドーピング１５２との間に、エピタキシャル層１２０の一部が位置する。例えば、基板接続ドーピング１２６とドレイン接続ドーピング１５２との間の最短距離は、１０μｍより大きい値であり、通常、エピタキシャル層１２０の厚さと等しい。
絶縁トレンチ１４８は、同様に、エピタキシャル層１２０を貫通して、埋込層１１８のドーピング領域１１４に達している。絶縁トレンチ１４８は、絶縁トレンチ１４８を利用して形成されたドーピング領域に囲まれた構成を有さず、直接エピタキシャル層１２０と隣接している。
ｐ型にドープされたチャンネルドーピング領域１５６は、絶縁トレンチ１４８にて囲まれた領域内を、エピタキシャル層１２０の表面１３０から延伸している。該チャンネルドーピング領域１５６は、逆チャンネルを形成するために備えられる。チャンネルドーピング領域１５６は、例えば、１μｍから３μｍまでの範囲の深さを有し、例を挙げると、２μｍの深さを有する。また、チャンネルドーピング領域１５６は、４μｍより大きい幅、例えば、１０μｍの幅を有する。
チャンネルドーピング領域１５６は、ｎ型にドープされたソース領域１５８を囲んでいる。該ソース領域１５８は、同様に、埋込ドーピング領域１１４の方向に、エピタキシャル層１２０の表面１３０から延伸している。ソース領域１５８は、ソース端子１４４に電気伝導性をもつように接続されている。ソース領域１５８の、ｎ型にライトドープされた延伸領域１６０を、チャンネルドドーピング領域１５６とソース領域１６０との間に有してもよい。
ソース領域１５８と絶縁トレンチ１４８との間に位置するチャンネルドーピング領域１５６の表面上に、例えば二酸化シリコンからなる誘電体１６２を備えてもよい。誘電体１６２の厚さは、１０ｎｍより大きい値であり、特に、１５ｎｍである。例えば金属あるいはヘビードープされた多結晶からなるゲート領域１６４は、誘電体１６２のエピタキシャル層１２０から遠い側に、配置されている。ゲート領域１６４は、電気伝導性をもつように、ゲート端子１４２に接続されている。
本実施の形態では、基板トレンチ１１２、補助トレンチ１４６、および絶縁トレンチ１４８は、電気絶縁体、具体的には、二酸化シリコンにて完全に埋められている。本実施の形態においては、基板トレンチ１１２、補助トレンチ１４６、および絶縁トレンチ１４８のトレンチ幅Ｂは、それぞれ、１.５μｍである。３つのトレンチ、すなわち、基板トレンチ１１２、補助トレンチ１４６、および絶縁トレンチ１４８は、同じトレンチ深さを有し、例えば、２１μｍである。
電界効果トランジスタＴ６は、ゲート寸法によりチャンネル長が決定される電界効果トランジスタである。別の実施形態では、上記電界効果トランジスタＴ６は、拡散の長さによりチャンネル長が決定されるダブル拡散電界効果トランジスタであってもよい。電界効果トランジスタＴ６は、小さいチップ面積上に形成することができるが、それにも係らず４０ボルトを超える電圧、５０ボルトを超える電圧、さらには、１００ボルトを超える電圧の切り替えを行うのに好適である。
図５に、下記の点以外はバイポーラトランジスタＴ１と同様に構成されたバイポーラトランジスタＴ８を示す。よって、同一の構成部材には同一の参照番号を付すが、その後にｅを付している。具体的には、基板メイン領域１０ｅ、埋込層１８ｅにおけるドーピング領域１４ｅ、エピタキシャル層２０ｅ、表面３０ｅ、コレクタ端子４０ｅ、ベース端子４２ｅ、エミッタ端子４４ｅ、補助トレンチ４６ｅ、絶縁トレンチ４８ｅ、ドリフト領域５０ｅ、ドーピング領域５４ｅ、ベース領域５６ｅ、およびエミッタ領域５８ｅと参照番号を付した。
基板トレンチ１２ｅおよび絶縁トレンチ４８ｅは、同じ深さ、例えば、２１μｍの深さを有する。一方、補助トレンチ４６ｅは、基板トレンチ１２ｅおよび絶縁トレンチ４８ｅの深さより深い深さ、例えば３μｍより深い深さを有する。補助トレンチ５２ｅのトレンチ底は、表面３０ｅから最も遠い側のドーピング領域１４ｅの境界より深い位置、例えば１μｍを超えてより深い位置にある。なお、張り出し寸法Ｕを参照されたい。
補助トレンチ４６ｅは、好ましくは、ドーピング領域１４ｅと隣接している。補助トレンチ４６ｅは、好ましくは、横方向にドーピング領域１４ｅを完全に囲むように構成されている。別の実施形態では、補助トレンチ４６ｅにより、ドーピング領域１４ｅが、内側領域と外側ドーピング領域とに再分割されている構成としてもよい。なお、上記内側領域は、コレクタ端子４０ｅに電気導電性をもつように接続されている。上記外側ドーピング領域は、該内側ドーピング領域から電気的に絶縁され、構成部材の一部を成していない。
補助トレンチ４６ｅは、補助トレンチ４６ｅを利用して形成されたドーピング領域により囲まれていない。補助トレンチ４６ｅと絶縁トレンチ４８ｅとの間のトレンチ間領域９８は、例えば、後に続く外方拡散（outdiffusion）で埋め込まれることにより、全体的にｎ型にヘビードープされている。補助トレンチ４６ｅと絶縁トレンチ４８ｅとの間の距離は、例えば、５μｍより少ない距離であるか、もしくは、３μｍより少ない距離である。拡散が１０μｍより深いものになっているのにもかかわらず、トレンチ間領域９８をドープしている際の横方向の拡散は、補助トレンチ４６ｅと絶縁トレンチ４８ｅとにより効果的に範囲が定められる。これにより、同様に、必要とするチップ面積は小さいにもかかわらず４０ボルトより高い電圧の切り替えを行うのに好適なトランジスタを得ることができる。
他の実施形態では、絶縁トレンチ４８、４８ｃ、４８ｄ、１４８、または４８ｅは、上記のものより短くなるように組み込まれる。その結果、絶縁トレンチ４８、４８ｃ、４８ｄ、１４８、または４８ｅは、それぞれ、埋込ドーピング領域１４、１４ｃ、１４ｄ、１１４、または１４ｅまで届かない（点線１７０〜１７８を参照）。例えば、絶縁トレンチのトレンチ底と埋込ドーピング領域との間の距離は、１μｍより大きい、あるいは３μｍより大きい。これにより、トランジスタＴ１、Ｔ３、Ｔ５、Ｔ８の絶縁破壊電圧ＵＣＥ、またはトランジスタＴ６の絶縁破壊電圧ＵDSを低下させる。例えば、該絶縁トレンチ４８ｂが図１に示す深さを有する、すなわち絶縁トレンチ４８ｂが埋込ドーピング領域１６まで達している場合、短くされた絶縁トレンチ４８を備えるトランジスタＴ１は、短くされていない絶縁トレンチ４８ｂを備えるトランジスタＴ２のＥＳＤ保護素子として使用することができる。ＥＳＤ保護素子の絶縁破壊電圧は、絶縁トレンチ４８のトレンチ底と表面３０との間の距離（図１の矢印１８０参照）により設定される。特に、バイポーラトランジスタの場合、たとえ、保護する対象のトランジスタにおいて絶縁トレンチが一部分でしか短くなっていなくても、ＥＳＤ保護効果を得ることができる。
他の実施形態では、電界効果トランジスタＴ６のように構成された電界効果トランジスタが、図１、２、３、および５において説明したバイポーラトランジスタＴ１、Ｔ２、Ｔ３、Ｔ５、およびＴ８の代わりに用いられる。
要約すると、絶縁トレンチを備えることにより、チップ面積を小さいものとする縦方向のドリフトパスを得ることができる。該ドリフトパスは、はじめ絶縁トレンチに沿って深さ方向に進み、そして絶縁トレンチの反対側を、該絶縁トレンチに沿って表面に向かって縦方向に進む。これにより、横方向のドリフトパスを有するトランジスタと比較して、必要となるチップ面積を大幅に減らすことができる。
さらに、トレンチの深さによって、バイポーラトランジスタの場合にはコレクタ−エミッタ絶縁破壊電圧ＵＣＥを、または、ＭＯＳトランジスタ（金属酸化物半導体）の場合にはドレイン−ソース絶縁破壊電圧ＵDSを、横方向の寸法を変えることなく任意に設定することができる。
コレクタ端子もしくはドレイン端子、および基板端子のためのトレンチ壁のドーピングは、例えば、後に続く外方拡散で埋め込まれるか、またはコーティングされることでなされる。上記トレンチのエッチングは、例えば、トレンチエッチング工程を化学的なドライエッチング法のような方法を使用して行われる。
ある実施形態では、絶縁トレンチ、および補助トレンチ、もし適当であるなら、さらに基板トレンチも同時に形成される。もし異なるトレンチ幅を選択すると、同時エッチングにより違う深さのトレンチを形成することもできる。２つまたは３つの種類のトレンチを充填する工程、および補助トレンチの側壁および基板トレンチの側壁をドープする工程の少なくとも１つの工程を同時に行い、簡略化を図ることができる。
図１は、２つのトレンチを有し、基板接続が、基板トレンチを利用してなされている２つのバイポーラトランジスタを示す図である。 図２は、２つのトレンチを有し、基板接続が、広範囲における拡散によりなされているバイポーラトランジスタを示す図である。 図３は、２つのトレンチを有し、基板接続が、２つの基板トレンチにより画定されているバイポーラトランジスタを示す図である。 図４は、２つのトレンチを有する電界効果トランジスタを示す図である。 図５は、長さの異なる２つのトレンチを有するバイポーラトランジスタを示す図である。

Claims (12)

  1. 半導体基板（１０）と、
    上記半導体基板のメイン領域から遠い側に位置し、
    上記半導体基板（１０）に含まれ、
    基礎のドープ型にドープされ、
    上記半導体基板（１０）のメイン領域（３０）から離れて配置されている、接続領域（１４）と、
    上記半導体基板（１０）に含まれ、
    上記メイン領域から遠い側に位置する上記接続領域（１４）よりも低いドーパント濃度で上記基礎のドープ型にドープされ、
    上記メイン領域から遠い側に位置する上記接続領域（１４）と上記メイン領域（３０）との間に配置されている、ドリフト領域（５０）と、
    上記メイン領域から近い側に位置し、
    上記基礎のドープ型にドープされ、
    上記メイン領域から遠い側に位置する接続領域１４よりも上記基板の上記メイン領域（３０）の近くに配置されている、接続領域（５８）と、
    上記基礎のドープ型とは異なるドーピングタイプにドープされ、
    上記ドリフト領域（５０）を、上記メイン領域から近い側に位置する上記接続領域（５８）から分離させる、逆ドーピング領域（５６）と、
    上記メイン領域（３０）から、該メイン領域から遠い側に位置する接続領域（１４）の方向に延伸する電気絶縁性の絶縁トレンチ（４８）と、
    上記メイン領域（３０）から、少なくとも、該メイン領域から遠い側に位置する接続領域（１４）まで延伸した補助トレンチ（４６）と、を含み、
    上記絶縁トレンチ（４８〜４８ｄ、１４８）が、上記逆ドーピング領域（５６〜５６ｄ、１５６）と上記補助トレンチ（４６〜４６ｄ、１４６）との間に配置され、
    上記補助トレンチ（４６〜４６ｄ、１４６）は、上記ドリフト領域（５０〜５０ｄ、１５０）におけるよりも高いドーパント濃度で上記基礎のドープ型にドープされたドーピング領域（５２〜５２ｄ、１５２）により、その側壁およびトレンチ底を囲まれ、
    上記補助トレンチ（４６〜４６ｄ、１４６）は、ただ一つのトランジスタ用である、集積トランジスタ（Ｔ１〜Ｔ８）。
  2. 上記絶縁トレンチ（４８〜４８ｅ、１４８）または上記補助トレンチ（４６〜４６ｅ、１４６）が、
    （ａ）トレンチ幅（Ｂ）が、１μｍより大きい、もしくは、２μｍより大きい、
    （ｂ）トレンチ幅（Ｂ）が、１０μｍより小さい、もしくは、５μｍより小さい、
    （ｃ）トレンチ深さが、１０μｍより深い、もしくは、１５μｍより深い、
    （ｄ）上記基板の材料（１０、２０）の切り抜きに上記トレンチが生成されている、
    のうち少なくとも１つの特徴を有することを特徴とする請求項１に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  3. 上記絶縁トレンチ（４８〜４８ｅ、１４８）は、該トレンチを完全に充填する電気絶縁体を含む、または、
    上記絶縁トレンチ（４８〜４８ｅ、１４８）は、少なくとも１つのトレンチ壁およびトレンチ底上に電気絶縁体と、さらに、上記トレンチ内に電気伝導性を有する領域とを含む、ことを特徴とする請求項１または２に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  4. 上記絶縁トレンチ（４８〜４８ｅ、１４８）は、上記補助トレンチ（４６〜４６ｅ、１４６）と同じ深さを有することを特徴とする請求項１〜３のいずれか１項に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  5. 上記補助トレンチ（４６〜４６ｅ、１４６）は、上記絶縁トレンチ（４８〜４８ｅ、１４８）より深いことを特徴とする請求項１〜３のいずれか１項に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  6. 上記絶縁トレンチ（４８）の少なくとも一部において、上記絶縁トレンチ（４８）の底と、上記メイン領域から離れた側に位置する接続領域（１４〜１４ｅ、１１４）との間の距離が、上記メイン領域（３０〜３０ｅ、１３０）と、上記メイン領域から離れた側に位置する接続領域（１４〜１４ｅ、１１４）との間の距離に対して、１／５〜４／５の範囲、もしくは、１／３〜２／３の範囲の距離である、および／または、
    上記メイン領域から離れた側にさらなる接続領域（１６）を有し、上記補助トレンチ（４６）と好ましくは同じ深さを有するさらなる絶縁トレンチ（４８ｂ）が、該さらなる接続領域（１６）まで延伸している、または、
    上記絶縁トレンチ（４８）の別の部分が、上記メイン領域から遠い側に位置する上記接続領域（１４）まで延伸していることを特徴とする請求項５に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  7. 上記補助トレンチ（４６〜４６ｅ、１４６）は、上記絶縁トレンチ（４８〜４８ｅ、１４８）と同一の充填材を含むことを特徴とする請求項１〜６のいずれか１項に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  8. 上記ドリフト領域（５０〜５０ｅ、１５０）におけるよりも高いドーパント濃度で上記基礎のドープ型にドープされたドーピング領域（５２〜５２ｅ、９８、１５２）が、上記絶縁トレンチ（４８〜４８ｅ、１４８）と上記補助トレンチ（４６〜４６ｅ、１４６）との間に配置され、
    該ドーピング領域（５２〜５２ｅ、９８、１５２）は、上記補助トレンチ（４６〜４６ｅ、１４６）の近傍の領域のみを充填し、上記絶縁トレンチ（４８〜４８ｅ、１４８）の近傍の領域を充填しないことを特徴とする請求項１〜７のいずれか１項に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  9. 逆ドーピングタイプによりドープされた基板メイン領域（１０〜１０ｅ、１１０）と、
    上記メイン領域（３０）から上記基板メイン領域（１０）まで延伸する、少なくとも１つの基板トレンチ（１２、１２ｅ、６０、６２、１１２）とを有することを特徴とする請求項１〜８のいずれか１項に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  10. 上記基板トレンチ（１２、１２ｅ）は、上記基板メイン領域（１０、１０ｅ）におけるよりも高いドーパント濃度で逆ドーピングタイプによりドープされたドーピング領域（２６、２６ｅ）により、囲まれていることを特徴とする請求項９に記載の集積トランジスタ（Ｔ１〜Ｔ８）。
  11. 少なくとも２つの基板トレンチ（６０、６２）が形成されており、一方の該基板トレンチ（６０）のトレンチ端からもう一方の該基板トレンチ（６２）のトレンチ端まで、上記基板メイン領域（１０ｄ）におけるよりも高いドーパント濃度で逆ドーピングタイプによりドープされたドーピング領域（２６ｄ）が延伸していることを特徴とする請求項９に記載の集積トランジスタ（Ｔ５）。
  12. 上記ドーピング領域（５２〜５２ｄ、１５２）により囲まれている、上記補助トレンチ（４６〜４６ｄ、１４６）のトレンチ底の深さは、上記接続領域（１４）の深さ方向の両端の中間の深さであることを特徴とする請求項１に記載の集積トランジスタ。
JP2006548189A 2004-01-15 2004-11-26 集積トランジスタ、特に４０ボルト以上の電圧用集積トランジスタ Expired - Fee Related JP4892356B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102004002181A DE102004002181B4 (de) 2004-01-15 2004-01-15 Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren
DE102004002181.3 2004-01-15
PCT/EP2004/053137 WO2005069380A1 (de) 2004-01-15 2004-11-26 Integrierter transistor, insbesondere für spannungen grösser 40 volt, und herstellungsverfahren

Publications (2)

Publication Number Publication Date
JP2007522650A JP2007522650A (ja) 2007-08-09
JP4892356B2 true JP4892356B2 (ja) 2012-03-07

Family

ID=34744760

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006548189A Expired - Fee Related JP4892356B2 (ja) 2004-01-15 2004-11-26 集積トランジスタ、特に４０ボルト以上の電圧用集積トランジスタ

Country Status (4)

Country Link
US (3) US7582948B2 (ja)
JP (1) JP4892356B2 (ja)
DE (1) DE102004002181B4 (ja)
WO (1) WO2005069380A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004002181B4 (de) * 2004-01-15 2011-08-18 Infineon Technologies AG, 81669 Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren
DE102006023731B4 (de) * 2006-05-19 2008-04-17 Infineon Technologies Ag Halbleiterstruktur und Verfahren zur Herstellung der Halbleiterstruktur
DE102006054334B3 (de) 2006-11-17 2008-07-10 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes mit Isolationsgraben und Kontaktgraben
DE102007033839B4 (de) * 2007-07-18 2015-04-09 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
EP3102661B1 (en) 2014-02-07 2020-08-05 GOJO Industries, Inc. Compositions and methods with efficacy against spores and other organisms
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
US10811543B2 (en) * 2018-12-26 2020-10-20 Texas Instruments Incorporated Semiconductor device with deep trench isolation and trench capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778833A (ja) * 1993-09-09 1995-03-20 Fujitsu Ltd バイポーラトランジスタとその製造方法
JPH11214398A (ja) * 1997-11-04 1999-08-06 Motorola Inc 高周波バイポーラ・トランジスタおよびその製造方法
US6011297A (en) * 1997-07-18 2000-01-04 Advanced Micro Devices,Inc. Use of multiple slots surrounding base region of a bipolar junction transistor to increase cumulative breakdown voltage
US20010015470A1 (en) * 1999-04-19 2001-08-23 National Semiconductor Corporation Trench isolated bipolar transistor structure integrated with CMOS technology

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0068072A2 (en) * 1981-07-01 1983-01-05 Rockwell International Corporation Lateral PNP transistor and method
DE3586341T2 (de) * 1984-02-03 1993-02-04 Advanced Micro Devices Inc Bipolartransistor mit in schlitzen gebildeten aktiven elementen.
US5206182A (en) * 1989-06-08 1993-04-27 United Technologies Corporation Trench isolation process
EP0483487B1 (en) * 1990-10-31 1995-03-01 International Business Machines Corporation Self-aligned epitaxial base transistor and method for fabricating same
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
DE69331052T2 (de) * 1993-07-01 2002-06-06 Cons Ric Microelettronica Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess
KR950021600A (ko) * 1993-12-09 1995-07-26 가나이 쯔또무 반도체 집적회로장치 및 그 제조방법
US5614750A (en) * 1995-06-29 1997-03-25 Northern Telecom Limited Buried layer contact for an integrated circuit structure
US5912501A (en) * 1997-07-18 1999-06-15 Advanced Micro Devices, Inc. Elimination of radius of curvature effects of p-n junction avalanche breakdown using slots
GB0005650D0 (en) * 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
US6831346B1 (en) * 2001-05-04 2004-12-14 Cypress Semiconductor Corp. Buried layer substrate isolation in integrated circuits
JP2004228466A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 集積半導体装置およびその製造方法
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
EP1553574A1 (en) 2004-01-08 2005-07-13 Deutsche Thomson-Brandt Gmbh Method for determining spherical aberration
DE102004002181B4 (de) * 2004-01-15 2011-08-18 Infineon Technologies AG, 81669 Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778833A (ja) * 1993-09-09 1995-03-20 Fujitsu Ltd バイポーラトランジスタとその製造方法
US6011297A (en) * 1997-07-18 2000-01-04 Advanced Micro Devices,Inc. Use of multiple slots surrounding base region of a bipolar junction transistor to increase cumulative breakdown voltage
JPH11214398A (ja) * 1997-11-04 1999-08-06 Motorola Inc 高周波バイポーラ・トランジスタおよびその製造方法
US20010015470A1 (en) * 1999-04-19 2001-08-23 National Semiconductor Corporation Trench isolated bipolar transistor structure integrated with CMOS technology

Also Published As

Publication number Publication date
DE102004002181B4 (de) 2011-08-18
JP2007522650A (ja) 2007-08-09
US7582948B2 (en) 2009-09-01
US8129249B2 (en) 2012-03-06
US20070023865A1 (en) 2007-02-01
WO2005069380A1 (de) 2005-07-28
DE102004002181A1 (de) 2005-08-11
US20100330765A1 (en) 2010-12-30
US8021952B2 (en) 2011-09-20
US20090280616A1 (en) 2009-11-12

Similar Documents

Publication Publication Date Title
US8004039B2 (en) Field effect transistor with trench-isolated drain
KR102123344B1 (ko) 반도체 구조물 및 연관된 제조 방법
US20190355719A1 (en) Semiconductor device
JP2006060224A (ja) 強化された遮蔽構造を備えた金属酸化膜半導体デバイス
KR20120124788A (ko) 반도체 소자
JP5925740B2 (ja) トンネル電界効果トランジスタ
CN103855217B (zh) 包括沟槽的半导体器件和制造半导体器件的方法
TW202027251A (zh) 高壓元件及其製造方法
US8129249B2 (en) Integrated transistor, particularly for voltages and method for the production thereof
US11581409B2 (en) Transistor device with a field electrode that includes two layers
JP2015159180A (ja) 半導体装置
US6255190B1 (en) Method for dielectrically isolated deep pn-junctions in silicon substrates using deep trench sidewall predeposition technology
US20070278613A1 (en) Semiconductor device
US8604520B2 (en) Vertical transistor and array of vertical transistor
KR980012622A (ko) 반도체장치 및 그의 제조방법
KR20180066708A (ko) 반도체 장치 및 그 제조 방법
US9484443B2 (en) Semiconductor device
US6355531B1 (en) Method for fabricating semiconductor devices with different properties using maskless process
US8609501B2 (en) Fluorine implant under isolation dielectric structures to improve bipolar transistor performance and matching
US10354926B2 (en) Integrated circuit with improved resistive region
KR20020010041A (ko) 트렌치구조의 폴리실리콘 영역을 구비하는 고전압소자 및그 제조방법
CN101740613A (zh) 用于防止或减小短沟道效应的晶体管及其制造方法
JP2011171420A (ja) 半導体装置及びその製造方法
WO2022205731A1 (zh) 半导体结构和半导体结构的形成方法
JP6797771B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111129

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111219

R150 Certificate of patent or registration of utility model

Ref document number: 4892356

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees