DE102004002181A1 - Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren - Google Patents
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Abstract
Erläutert wird unter anderem ein Transistor mit einem elektrisch isolierenden Isoliergraben (48), der sich von einer Hauptfläche (30) in Richtung eines hauptflächenfernen Anschlussbereiches (14) erstreckt. Außerdem enthält der Transistor einen Hilfsgraben (46), der sich von der Hauptfläche (30) bis zu dem hauptflächenfernen Anschlussbereich (14) erstreckt. Der Transistor benötigt eine kleine Chipfläche und hat hervorragende elektrische Eigenschaften.
Description
- Die Erfindung betrifft einen integrierten Transistor mit:
- – einem Halbleitersubstrat, das vorzugsweise einkristallin ist oder einkristalline Schichten enthält,
- – einem im Halbleitersubstrat enthaltenen hauptflächenfernen Anschlussbereich, der gemäß einem Grunddotiertyp dotiert ist und der mit Abstand zu einer Hauptfläche des Halbleitersubstrates angeordnet ist,
- – einem im Halbleitersubstrat enthaltenen Driftbereich, der gemäß dem Grunddotiertyp mit einer geringeren Dotierstoffkonzentration als der hauptflächenferne Anschlussbereich dotiert ist und der zwischen dem Anschlussbereich und der Hauptfläche angeordnet ist,
- – einem hauptflächennahen Anschlussbereich, der gemäß dem Grunddotiertyp dotiert ist und der bspw. an der Hauptfläche des Substrates angeordnet ist,
- – einem Umkehrdotierbereich, der gemäß einem anderen Dotiertyp als der Grunddotiertyp dotiert ist und der den Driftbereich vom oberflächennahen Anschlussbereich trennt.
- Bei Bipolartransistoren werden die Anschlussbereiche als Emitterbereich bzw. Basisbereich bezeichnet. Der Umkehrdotierbereich wird bei einem Bipolartransistor als Basisbereich bezeichnet. Bei Feldeffekttransistoren werden die Anschlussbereiche dagegen als Sourcebereich bzw. Drainbereich bezeichnet. Bei einem Feldeffekttransistor dient der Umkehrdotierbereich zur Ausbildung eines Inversionskanals.
- Eine Driftstrecke ist insbesondere bei sogenannten Hochvolttransistoren vorhanden, um im Normalbetrieb Spannungen über 40 Volt, über 50 Volt oder sogar über 100 Volt zwischen den Anschlussgebieten zu schalten.
- Es sind bisher eine Vielzahl von Hochvolttransistoren vorgeschlagen worden, deren elektrische Eigenschaften durch konstruktive Maßnahmen verbessert werden, bspw. durch Feldplatten oder durch Feldringe. Insbesondere wird durch diese Maßnahmen die Durchbruchsspannung erhöht bzw. der Chipflächenbedarf verringert.
- Dennoch ist es Aufgabe der Erfindung, einen verbesserten Transistor anzugeben, der insbesondere einfach herzustellen ist, der insbesondere hervorragende elektrische Eigenschaften hat und der insbesondere nur eine kleine Chipfläche benötigt. Außerdem soll ein Herstellungsverfahren angegeben werden, mit dem sich ein Transistor einfach herstellen lässt.
- Die auf den Transistor bezogene Aufgabe wird durch einen Transistor mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
- Die Erfindung geht von der Überlegung aus, dass die Anzahl von Gräben den Herstellungsaufwand einer integrierten Schaltungsanordnung nicht oder nur geringfügig beeinflusst. Auch unterschiedliche Grabentiefen und unterschiedliche Grabenfüllungen lassen sich mit kleinem Aufwand herstellen. Weiterhin geht die Erfindung von der Überlegung aus, dass Diffusionsgebiete zum Anschluss des hauptflächenfernen Anschlussbereiches auf Grund der allseitigen Diffusion bei Hochvolttransistoren eine laterale Abmessung größer 20 Mikrometern leicht überschreiten. Zur Vermeidung langer Diffusionsstrecken oder zur lateralen Begrenzung einer tiefen Diffusion sind Gräben besonders geeignet. Eine weitere Funktion, die einfach von Gräben erbracht werden kann ist die Isolierfunktion, die ebenfalls zur Verringerung der Chipfläche für einen Transistor eingesetzt werden kann. Jedoch können bestimmte Funktionen von Gräben nicht gleichzeitig ausgeübt werden, bspw. die Anschlussfunktion und die Isolierfunktion. Somit sind erst Doppel- oder Dreifachgräben bzw. double-trenches oder triple- trenches je Bauelement zur Verbesserung der elektrischen Eigenschaften bei kleiner Chipfläche geeignet.
- Zusätzlich zu den einleitend genannten Merkmalen hat der erfindungsgemäße Transistor deshalb:
- – einen elektrisch isolierenden Isoliergraben, der sich von der Hauptfläche in Richtung des hauptflächenfernen Anschlussbereiches erstreckt und der somit eine Isolierfunktion hat, und
- – einen Hilfsgraben, der sich von der Hauptfläche bis zum hauptflächenfernen Anschlussbereich erstreckt und der zum Anschluss des hauptflächenfernen Anschlussbereiches dient, bspw. bietet der Hilfsgraben einen Zugang für ein Dotiermaterial, das in die Umgebung des Grabens diffundiert, oder der Hilfsgraben bildet die laterale Begrenzung eines Diffusionsvorgangs.
- Bei einer Weiterbildung hat der Isoliergraben und/oder der Hilfsgraben mindestens eines der folgenden Merkmale:
- – eine Grabenbreite größer als ein Mikrometer oder größer als zwei Mikrometer, so dass bei einem Isoliergraben eine ausreichende Spannungsfestigkeit gegeben ist,
- – eine Grabenbreite kleiner als zehn Mikrometer oder kleiner als fünf Mikrometer, so dass nicht übermäßig viel Chipfläche für den Graben benötigt wird,
- – eine Grabentiefe größer als zehn Mikrometer oder größer als fünfzehn Mikrometer, wobei erst durch diese Tiefen ein ausreichender Spannungsabfall über der Driftstrecke erreicht wird.
- Bei einer anderen Weiterbildung enthält der Isoliergraben eine elektrische Isolation, die den Graben vollständig füllt. Alternativ enthält der Isoliergraben eine elektrisch isolierende Isolation an den Grabenwänden und am Grabenboden sowie einen elektrisch leitfähigen Bereich im Graben. Bspw. lassen sich tiefe Gräben mit dotiertem polykristallinem Silizium, mit undotiertem Silizium, mit einem Oxid füllen oder mit einem anderen Material füllen.
- Bei einer anderen Weiterbildung hat der Isoliergraben die gleiche Tiefe wie der Hilfsgraben, so dass keine Maßnahmen zur Herstellung unterschiedlicher Tiefen getroffen werden müssen. Alternativ ist der Hilfsgraben tiefer als der Isoliergraben. Bspw. werden die Isoliergräben am Anfang oder am Ende der Ätzung der Hilfsgräben abgedeckt, wobei bspw. nur ein zusätzlicher fotolithografischer Schritt erforderlich ist.
- Bei einer Weiterbildung mit unterschiedlichen Grabentiefen liegt der Abstand zwischen dem Boden des Isoliergrabens und dem hauptflächenfernen Anschlussbereich im Bereich von 1/5 bis 4/5 oder im Bereich von 1/3 bis 2/3 bezogen auf den Abstand von Hauptfläche und hauptflächenfernen Anschlussbereich. Ist in der gleichen Tiefe wie der bereits erwähnte hauptflächenferne Anschlussbereich ein weiterer hauptflächenferner Anschlussbereich vorhanden, bis zu dem sich ein weiterer Isoliergraben erstreckt, der die gleich Tiefe wie der Hilfsgraben hat, so lässt sich im Bereich des verkürzten Isoliergrabens auf einfache Art ein ESD-Schutzelement (ElectroStatic Discharge) herstellen, dass die Beschädigung des anderen Bauelementes durch einen eigenen frühen Durchbruch vermeidet.
- Bei einer anderen Weiterbildung hat der Hilfsgraben die gleiche Grabenfüllung wie der Isoliergraben. Somit sind Maßnahmen zum Einbringen von unterschiedlichen Grabenfüllungen nicht erforderlich. Bei einer alternativen Ausgestaltung hat der Hilfsgraben dagegen eine andere Grabenfüllung als der Isoliergraben. Insbesondere ist der Hilfsgraben mit einem elektrisch leitfähigen Material gefüllt, z.B. mit dotiertem polykristallinem Silizium oder mit einem Metall, das mit dem hauptflächenfernen Anschlussbereich elektrisch leitfähig verbunden ist. Unterschiedliche Grabenfüllungen lassen sich auf einfache Art durch das Abdecken oder das spätere Ausbilden der anderen Grabenart erreichen.
- Bei einer nächsten Weiterbildung ist zwischen dem Isoliergraben und dem Hilfsgraben eine Dotierung des Grunddotiertyps mit einer höheren Dotierstoffkonzentration als im Driftbereich vorhanden, wobei die Dotierung den Bereich zwischen dem Isoliergraben und dem Hilfsgraben vollständig – bspw. im Fall einer durch die beiden Gräben begrenzten vertikalen Diffusion – oder nur in der Nähe des Hilfsgrabens und nicht in der Nähe des Isoliergrabens ausfüllt – bspw. im Fall einer von dem Hilfsgraben ausgehenden Diffusion.
- Bei einer anderen Weiterbildung ist der Hilfsgraben elektrisch isolierend. Der Hilfsgraben erstreckt sich tiefer als der hauptflächenferne Anschlussbereich in den Substrathauptbereich und ist am Rand eines elektronischen Bauelementes angeordnet, so dass er das Bauelement auch in die Tiefe von anderen Bauelementen isoliert.
- Bei einer nächsten Weiterbildung ist ein Substrathauptbereich gemäß dem Umkehrdotiertyp dotiert. Ein Substratgraben erstreckt sich von der Hauptfläche bis zum Substrathauptbereich und dient zum Anschluss des Substrathauptbereiches. Somit sind drei Grabenarten vorhanden, nämlich, der Isoliergraben, der Hilfsgraben und der Substratgraben. Der Substratgraben ermöglicht einen einfachen und flächensparenden Anschluss des Substrats, bspw. als Zugang für ein Dotiermaterial, das in die Umgebung des Substratgrabens eingebracht wird, oder als laterale Begrenzung eines Diffusionsvorgangs Auch für die Ausbildung des Substratgrabens gelten die oben für den Hilfsgraben und den Isoliergraben angesprochenen technischen Wirkungen, insbesondere hinsichtlich der gleichen Tiefe von Gräben und hinsichtlich der gleichen Grabenfüllung von Gräben.
- Bei einer nächsten Weiterbildung ist ein Anschluss des Transistors elektrisch leitfähig mit dem Umkehrdotierbereich verbunden, so dass der Transistor ein Bipolartransistor mit einer pnp-Schichtfolge oder einer npn-Schichtfolge ist. Alternativ ist eine elektrisch isolierende Isolierschicht vorhanden, die an den Umkehrdotierbereich angrenzt und den Umkehrdotierbereich von einer elektrisch leitfähigen Steuerelektrode des Transistors trennt, so dass ein Feldeffekttransistor gebildet wird, der als n-Kanal-Transistor oder als p-Kanaltransistor arbeitet.
- Die Erfindung betrifft außerdem ein Verfahren mit den im unabhängigen bzw. nebengeordneten Verfahrensanspruch angegebenen Schritten, wobei die Reihenfolge, in der die Schritte angegeben sind, nicht beschränkend ist. Auch bei dem Verfahren entsteht ein Transistor mit einem Mehrfachgraben, so dass die oben angegebenen technischen Wirkungen auch für das Verfahren gelten.
- Im Folgenden wird die Erfindung an Hand der beiliegenden Figuren erläutert. Darin zeigen:
-
1 zwei Bipolartransistoren mit jeweils zwei Gräben, wobei eine Substratanschluss mit Hilfe eines Substratgrabens hergestellt wird, -
2 einen Bipolartransistor mit zwei Gräben, wobei ein Substratanschluss über eine großflächige Diffusion hergestellt wird, -
3 einen Bipolartransistor mit zwei Gräben, wobei ein Substratanschluss durch zwei Substratgräben begrenzt wird, -
4 einen Feldeffekt-Transistor mit zwei Gräben, und -
5 einen Bipolartransistor mit zwei Gräben unterschiedlicher Länge. - Im Folgenden werden Ausführungsbeispiele erläutert, die grundsätzlich sowohl für Bipolartransistoren als auch für Feldeffekttransistoren gelten. In den Ausführungsbeispielen, ist je Bauelement nur ein Emitter- bzw. Sourceanschluss und ein Basis- bzw. Gateanschluss vorgesehen. Zur Erhöhung des Schaltstromes wird bei anderen Ausführungsbeispielen in einem Bauelement eine Folge von Emitter-Basis-Paaren, denen jeweils ein Kollektorbereich zugeordnet ist, bzw. von Source-Gate-Paaren verwendet, denen jeweils ein Drainbereich zugeordnet ist. Beispielsweise umschließt der Kollektor- bzw. Drainanschluss und/oder der Substratanschluss die Emitter-Basis-Paare bzw. die Source-Gate-Paare eines Bauelementes.
-
1 zeigt zwei Bipolar-Transistoren T1 und T2, wobei ein Substratanschluss eines Substrathauptteils10 mit Hilfe eines Substratgrabens12 hergestellt wird. Der Substrathauptteil10 enthält leicht p-dotiertes Silizium und ist bspw. in einem handelsüblichen Wafer enthalten. In den Wafer wurden vergrabene Dotierbereiche14 und16 eingebracht, die stark n-dotiert sind und zu einer vergrabenen Schicht18 gehören. Eine leicht n-dotierte Epitaxieschicht20 hat im Ausführungsbeispiel eine Schichtdicke D1 von zwanzig Mikrometern. Die Epitaxieschicht20 schließt sich an den Substrathauptbereich10 an und enthält einen oberen Schichtteil der vergrabenen Schicht18 . - Der Substratgraben
12 durchdringt die Epitaxieschicht20 und endet in dem Substrathauptteil10 . Der Substratgraben12 ist an seinen Seitenwänden22 und am Grabenboden24 von einer Substratanschlussdotierung26 umgeben, bspw. einer starken p-Dotierung, die den Substratgraben12 mit einer Schichtdicke von bspw. größer 500 Nanometern oder von einem Mikrometer umgibt. Insbesondere ist die Schichtdicke der Substratanschlussdotierung26 kleiner als drei Mikrometer. - Von der Oberfläche
30 der Epitaxieschicht20 erstrecken sich beidseitig des Substratgrabens12 stark p-dotierte Dotierbereiche32 bzw.34 , die mit einem metallischen oder polykristallinem Substratanschluss36 elektrisch leitfähig verbunden sind. Die Dotierbereiche32 bzw.34 haben jeweils bspw. eine Tiefe von einem Mikrometer und eine Breite von einem Mikrometer. - Beide Transistoren T1 und T2 liegen bspw. beidseitig des Substratgrabens
12 . Der Transistor T1 enthält: - – einen
Kollektoranschluss
40 , - – einen
Basisanschluss
42 , und - – einen
Emitteranschluss
44 . - Bei einem anderen Ausführungsbeispiel sind weitere durch Punkte angedeutete Basisanschluss-Emitteranschlusspaare
45 des Transistors T1 vorhanden. Der Kollektoranschluss40 , der Basisanschluss42 und der Emitteranschluss44 sind elektrisch leitfähig und enthalten bspw. ein Metall bzw. hoch dotiertes polykristallines Silizium. - Im Transistor T1 gibt es einen Hilfsgraben
46 . Der Hilfsgraben46 umschließt einen Isoliergraben48 , der ein in der Epitaxieschicht20 ausgebildetes Driftgebiet50 lateral isoliert. - Der Hilfsgraben
46 durchdringt die Epitaxieschicht20 und endet in dem Dotierbereich14 der vergrabenen Schicht18 . Der Hilfsgraben46 ist an seinen Seitenwänden und am Grabenboden von einer Kollektoranschlussdotierung52 umgeben, bspw. einer starken n-Dotierung, die den Hilfsgraben46 mit einer Schichtdicke von bspw. 500 Nanometern oder von einem Mikrometer umgibt. Insbesondere ist die Schichtdicke der Kollektoranschlussdotierung52 kleiner als drei Mikrometer. - Von der Oberfläche
30 der Epitaxieschicht20 erstreckt sich am inneren Grabenrand des Substratgrabens12 ein stark n-dotierter Dotierbereich54 , der mit dem Kollektoranschluss40 elektrisch leitfähig verbunden ist. Der Dotierbereich54 hat bspw. eine Tiefe von einem Mikrometer und eine Breite von bspw. größer drei Mikrometer, z.B. fünf Mikrometer. Bei einem anderen Ausführungsbeispiel gibt es beidseitig des Hilfsgrabens46 entlang des umlaufenden Grabenrandes Dotierbereiche für den Kollektoranschluss40 . Alternativ gibt es nur einen äußeren Dotierbereich für den Kollektoranschluss40 auf der rechten Seite des Hilfsgrabens46 bezogen auf den in1 dargestellten Grabenabschnitt. - Zwischen der Substratanschlussdotierung
26 und der Kollektoranschlussdotierung52 liegt ein Bereich der Epitaxieschicht20 . Bspw. ist der minimale Abstand zwischen Substratanschlussdotierung26 und der Kollektoranschlussdotierung52 größer zehn Mikrometer, z.B. zwanzig Mikrometer. - Der Isoliergraben
48 durchdringt ebenfalls die Epitaxieschicht20 und endet in dem Dotierbereich14 der vergrabenen Schicht18 . Der Isoliergraben48 ist nicht von einem mit Hilfe des Isoliergrabens48 eingebrachten Dotierbereich umgeben. - Von der Oberfläche
30 der Epitaxieschicht20 erstreckt sich im Innern des vom Isoliergraben48 eingeschlossenen Gebietes ein p-dotierter Basisbereich56 , der mit dem Basisanschluss42 elektrisch leitfähig verbunden ist. Der Basisbereich56 hat bspw. eine Tiefe im Bereich von einem Mikrometer bis zu drei Mikrometern, z.B. von zwei Mikrometern, und eine Breite von bspw. größer vier Mikrometer, z.B. zehn Mikrometer. - Der Basisbereich
56 umschließt einen n-dotierten Emitterbereich58 , der sich ebenfalls von der Oberfläche30 der Epitaxieschicht20 in Richtung des Dotierbereiches14 erstreckt. Der Emitterbereich58 ist mit dem Emitteranschluss44 elektrisch leitfähig verbunden. - Der Substratgraben
12 , der Hilfsgraben46 und der Isoliergraben48 sind im Ausführungsbeispiel vollständig mit einem elektrisch isolierendem Material gefüllt, nämlich mit Siliziumdioxid. Die Grabenbreite B des Substratgrabens12 , des Hilfsgrabens46 und des Isoliergrabens48 beträgt im Ausführungsbeispiel jeweils 1,5 Mikrometer. Die Grabentiefe ist für alle drei Gräben12 ,46 und48 gleich und beträgt bspw. 21 Mikrometer. - Der Transistor T2 ist wie der Transistor T1 aufgebaut, so dass auf die oben stehenden Erläuterungen verwiesen wird. Elemente des Transistors T2 mit gleichem Aufbau und gleicher Funktion wie Elemente im Transistor T1 tragen in
1 das gleiche Bezugszeichen jedoch mit dem nachgestellten Kleinbuchstaben b, siehe z.B. ein Basisbereich56b , der dem Basisbereich56 entspricht, einen Hilfsgraben46b und eine Isoliergraben48b . - Durch den in
1 dargestellten Aufbau der Transistoren T1 und T2 wird nur eine kleine Chipfläche benötigt, weil der Anschluss des Dotierbereiches14 bzw.16 über die Kollektoranschlussdotierung52 bzw.52b auf Grund des Isoliergrabens48 bzw.48b sehr nah an dem Basisbereich56 bzw.56b liegt. -
2 zeigt einen Bipolartransistor T3, der bis auf die im Folgenden erläuterten Abweichungen wie der Bipolartransistor T1 aufgebaut ist, so dass gleiche Elemente mit den gleichen Bezugszeichen jedoch mit dem nachgestellten Kleinbuchstaben c bezeichnet sind, siehe: -
- 10c
- Substrathauptbereich,
- 14c
- Dotierbereich
in einer vergrabenen Schicht
18c , - 20c
- Epitaxieschicht,
- 30c
- Oberfläche,
- 40c
- Kollektoranschluss,
- 42c
- Basisanschluss,
- 44c
- Emitteranschluss,
- 46c
- Hilfsgraben,
- 48c
- Isoliergraben,
- 50c
- Driftbereich,
- 52c
- Kollektoranschlussdotierung,
- 54c
- Dotierbereich,
- 56c
- Basisbereich, und
- 58c
- Emitterbereich.
- Beim Bipolar-Transistor T3 wurde der Substratanschluss im Gegensatz zum Transistor T1 bzw. T2 über eine starke p-Dotierung und eine anschließende bezogen auf die benötigte Chipfläche großflächige Diffusion bis zum Substrathauptteil
10c hergestellt. Eine kleinste laterale Abmessung L1 einer Substratanschlussdotierung26c ist an der Oberfläche30c etwa gleich der Diffusionstiefe, d.h. im Ausführungsbeispiel beträgt die Abmessung L1 mehr als zwanzig Mikrometer. Dennoch ist die benötigt Chipfläche auf Grund der Verwendung der Gräben46c und48c kleiner als bei bisher bekannten Transistoren. Hinzu kommt, dass der großflächige Substratanschluss nicht für jeden Transistor separat ausgeführt werden muss. - Die Substratanschlussdotierung
26c ist über einen p-Dotierbereich32c mit einem Substratanschluss36c elektrisch leitfähig verbunden, der dem Substratanschluss36 entspricht. Die Substratanschlussdotierung26c wird von der Kollektoranschlussdotierung52c wieder durch ein Gebiet der Epitaxieschicht20c getrennt, in dem die ursprüngliche Dotierstoffkonzentration der Epitaxieschicht vorhanden ist. -
3 zeigt einen Bipolartransistor T5, der bis auf die im Folgenden erläuterten Abweichungen wie der Bipolartransistor T1 aufgebaut ist, so dass gleiche Elemente mit den gleichen Bezugszeichen jedoch mit dem nachgestellten Kleinbuchstaben d bezeichnet sind, siehe: -
- 10d
- Substrathauptbereich,
- 14d
- Dotierbereich
in einer vergrabenen Schicht
18d , - 20d
- Epitaxieschicht,
- 30d
- Oberfläche,
- 40d
- Kollektoranschluss,
- 42d
- Basisanschluss,
- 44d
- Emitteranschluss,
- 46d
- Hilfsgraben,
- 48d
- Isoliergraben,
- 50d
- Driftbereich,
- 52d
- Kollektoranschlussdotierung,
- 54d
- Dotierbereich,
- 56d
- Basisbereich, und
- 58d
- Emitterbereich.
- Beim Bipolar-Transistor T5 wurde eine Substratanschlussdotierung
26d im Gegensatz zum Transistor T1, T2 bzw. T3 durch eine Diffusion hergestellt, die lateral durch zwei Substratgräben60 und62 begrenzt worden ist. Die Substratgräben60 und62 haben die Breite B, d.h. die gleiche Breite wie der Hilfsgraben46d bzw. der Isoliergraben48d . Auch die Tiefe der Substratgräben60 ,62 stimmt mit der Tiefe des Hilfsgrabens46d bzw. des Isoliergrabens48d überein, d.h. die Tiefe beträgt im Ausführungsbeispiel 21 Mikrometer. Die Substratgräben60 und62 enthalten das gleiche Füllmaterial wie der Hilfsgraben46d bzw. der Isoliergraben48d . - Obwohl die Substratanschlussdotierung
26d in die Tiefe über zehn Mikrometer bis zum Substrathauptbereich10d ausdiffundiert worden ist, beträgt die kleinste laterale Abmessung L2 bzw. die Breite der Substratanschlussdotierung26d weniger als fünf Mikrometer. Die lateral Abmessung L2 wird durch den Abstand der an der Substratanschlussdotierung26d anliegenden Wände der Substratgräben60 und62 vorgegeben und beträgt im Ausführungsbeispiel drei Mikrometer. - Die Substratanschlussdotierung
26d ist über einen p-Dotierbereich32d mit einem Substratanschluss36d elektrisch leitfähig verbunden, der dem Substratanschluss36 entspricht. Zwischen der dem Hilfsgraben46d zugewandten Wand des Substratgrabens60 und dem Kollektoranschlussdotierbereich52d liegt ein Bereich, in dem die ursprüngliche Dotierung der Epitaxieschicht20d erhalten ist. Bspw. beträgt ein Abstand A zwischen Kollektoranschlussdotierbereich52d und der Grabenwand des Substratgrabens60 weniger als fünf Mikrometer, im Ausführungsbeispiel ein Mikrometer. - Damit ist die in
3 dargestellt Anschlussvariante des Substrathauptbereiches10d platzsparend und sehr niederohmig. Auf Grund des guten Anschlusses des Substrathauptbereiches10d hat auch der Hochvolt Transistor T5 gute Schalteigenschaften. -
4 zeigt einen Feldeffekt-Transistor T6, wobei ein Substratanschluss eines Substrathauptteils110 mit Hilfe eines Substratgrabens112 hergestellt wird. Der Substrathauptteil110 enthält leicht p-dotiertes Silizium und ist ursprünglich bspw. in einem handelsüblichen Wafer enthalten. In den Wafer wurden Dotierbereiche eingebracht, z.B. ein Dotierbereich114 , die stark n-dotiert sind und zu einer vergrabenen Schicht118 gehören. Eine leicht n-dotierte Epitaxieschicht120 hat im Ausführungsbeispiel eine Schichtdicke D2 von zwanzig Mikrometern. Die Epitaxieschicht120 schließt sich an den Substrathauptbereich110 an und enthält einen oberen Schichtteil der vergrabenen Schicht118 . - Der Substrathauptbereich
110 ist wie der Substrathauptbereich10 angeschlossen, d.h. durch: - – den Substratgraben
112 , der wie der Substratgraben12 ausgebildet ist, - – eine
Substratanschlussdotierung
126 , die der Substratanschlussdotierung26 entspricht, - – stark
p-dotierte Dotierbereiche
132 bzw.134 , die den Dotierbereichen32 und34 entsprechen, und - – durch
einen Substratanschluss
136 , der den gleichen Aufbau und die gleiche Funktion wie der Substratanschluss36 hat. - Der Transistor T6 enthält:
- – einen
Drainanschluss
40 , - – einen
Gateanschluss
42 , und - – einen
Sourceanschluss
44 . - Der Drainanschluss
40 , der Gateanschluss42 und der Sourceanschluss44 sind elektrisch leitfähig und enthalten bspw. ein Metall bzw. hoch dotiertes polykristallines Silizium. - Im Transistor T6 gibt es einen bspw. vom Substratgraben
112 umschlossenen Hilfsgraben146 . Der Hilfsgraben146 umschließt seinerseits einen Isoliergraben148 , der ein in der Epitaxieschicht120 ausgebildetes Driftgebiet150 lateral isoliert. - Der vergrabene Dotierbereich
114 ist wie der Dotierbereich14 angeschlossen, d.h. durch: - – den Hilfsgraben
146 , der wie der Hilfsgraben46 ausgebildet ist, - – eine
Drainanschlussdotierung
152 , die der Kollektoranschlussdotierung52 entspricht, und - – einen
stark n-dotierten Dotierbereich
154 , der wie der Dotierbereich54 ausgebildet ist. - Zwischen der Substratanschlussdotierung
126 und der Drainanschlussdotierung152 liegt ein Bereich der Epitaxieschicht120 . Bspw. ist der minimale Abstand zwischen Substratanschlussdotierung126 und der Drainanschlussdotierung152 größer als zehn Mikrometer, typischerweise gleich der Dicke der Epitaxieschicht120 . - Der Isoliergraben
148 durchdringt ebenfalls die Epitaxieschicht120 und endet in dem Dotierbereich114 der vergrabenen Schicht118 . Der Isoliergraben148 ist nicht von einem mit Hilfe des Isoliergrabens148 eingebrachten Dotierbereich umgeben, sondern grenzt direkt an die Epitaxieschicht120 an. - Von der Oberfläche
130 der Epitaxieschicht120 erstreckt sich im Innern des vom Isoliergraben148 eingeschlossenen Gebietes ein p-dotierter Kanaldotierbereich156 , der zur Ausbildung eines Inversionskanals dient. Der Kanaldotierbereich156 hat bspw. eine Tiefe im Bereich von einem Mikrometer bis zu drei Mikrometern, z.B. von zwei Mikrometern, und eine Breite größer vier Mikrometer, z.B. zehn Mikrometer. - Der Kanaldotierbereich
156 umschließt einen n-dotierten Sourcebereich158 , der sich ebenfalls von der Oberfläche130 der Epitaxieschicht120 in Richtung des vergrabenen Dotierbereiches114 erstreckt. Der Sourcebereich158 ist mit dem Sourceanschluss144 elektrisch leitfähig verbunden. Zwischen dem Kanaldotierbereich156 und dem Sourcebereich160 befindet sich optional ein leicht n-dotierter Erweiterungsbereich160 des Sourcebereiches158 . - An der zwischen dem Sourcebereich
158 und dem Isoliergraben148 liegenden Oberfläche des Kanaldotierbereiches156 befindet sich ein Dielektrikum162 aus bspw. Siliziumdioxid. Die Dicke des Dielektrikums162 beträgt bspw. mehr als 10 Nanometer, insbesondere 15 Nanometer. Auf der von der Epitaxieschicht120 abgewandten Seite des Dielektrikums162 ist ein Gatebereich164 aus bspw. einem Metall oder hoch dotiertem polykristallinem Silizium angeordnet. Der Gatebereich164 ist mit dem Gateanschluss142 elektrisch leitfähig verbunden. - Der Substratgraben
112 , der Hilfsgraben146 und der Isoliergraben148 sind im Ausführungsbeispiel vollständig mit elektrisch isolierendem Material gefüllt, nämlich mit Siliziumdioxid. Die Grabenbreite B des Substratgrabens112 , des Hilfsgrabens146 und des Isoliergrabens148 beträgt im Ausführungsbeispiel jeweils 1,5 Mikrometer. Die Grabentiefe ist für alle drei Gräben112 ,146 und148 gleich und beträgt bspw. 21 Mikrometer. - Der Feldeffekt-Transistor T6 ist ein Feldeffekttransistor, bei dem die Kanallänge durch die Abmessungen des Gates bestimmt ist. Bei einem alternativen Ausführungsbeispiel ist der Feldeffekt-Transistor T6 ein doppelt diffundierter Feldeffekttransistor, bei dem die Kanallänge über eine Diffusionslänge eingestellt wird. Auch der Feldeffekt-Transistor T6 lässt sich auf einer kleinen Chipfläche herstellen und ist dennoch zum Schalten von Spannungen größer 40 Volt, größer 50 Volt oder sogar größer 100 Volt geeignet.
-
5 zeigt einen Bipolartransistor T8 der bis auf die im Folgenden erläuterten Abweichungen wie der Bipolartransistor T1 aufgebaut ist, so dass gleiche Elemente mit den gleichen Bezugszeichen jedoch mit dem nachgestellten Kleinbuchstaben e bezeichnet sind, siehe: -
- 10e
- Substrathauptbereich,
- 14e
- Dotierbereich
in einer vergrabenen Schicht
18e , - 20e
- Epitaxieschicht,
- 30e
- Oberfläche,
- 40e
- Kollektoranschluss,
- 42e
- Basisanschluss,
- 44e
- Emitteranschluss,
- 46e
- Hilfsgraben,
- 48e
- Isoliergraben,
- 50e
- Driftbereich,
- 54e
- Dotierbereich,
- 56e
- Basisbereich, und
- 58e
- Emitterbereich.
- Der Substratgraben
12e und der Isoliergraben48e haben die gleiche Tiefe von bspw. 21 Mikrometern. Dagegen ist der Hilfsgraben46e tiefer ausgebildet, bspw. um mehr als drei Mikrometer, im Vergleich zu dem Substratgraben12e bzw. Isoliergraben48e . Der Grabenboden des Hilfsgrabens52e liegt tiefer als die am weitesten von der Oberfläche30e entfernte Grenzfläche des Dotierbereiches14e , bspw. um mehr als einen Mikrometer, siehe Überstandsmaß U. - Vorzugsweise grenzt der Hilfsgraben
46e an den Dotierbereich14e an. Der Hilfsgraben46e ist vorzugsweise so angeordnet, dass der Dotierbereich14e vollständig lateral vom Hilfsgraben46e eingeschlossen ist. Bei einem anderen Ausführungsbeispiel unterteilt der Hilfsgraben46e den Dotierbereich14e in einen inneren Bereich, der mit dem Kollektoranschluss40e elektrisch leitfähig verbunden ist, und in einen äußeren Dotierbereich, der vom inneren Dotierbereich elektrisch isoliert ist und der zu keinem Bauelement gehört. - Der Hilfsgraben
46e ist nicht von einem mit Hilfe des Hilfsgrabens46e eingebrachten Dotierbereich umgeben. Ein Grabenzwischenbereich98 zwischen dem Hilfsgraben46e und dem Isoliergraben48e wurde vollständig stark n-dotiert, bspw. durch eine Implantation mit anschließendem Ausdiffundieren. Der Abstand zwischen dem Hilfsgraben46e und dem Isoliergraben48e ist bspw. kleiner als fünf Mikrometer oder sogar kleiner als drei Mikrometer. Trotz einer Diffusionstiefe von über zehn Mikrometern wird die laterale Diffusion beim Dotieren des Grabenzwischenbereiches98 durch den Hilfsgraben46e und den Isoliergraben48e wirksam begrenzt, so dass ebenfalls ein Transistor entsteht, der nur eine kleine Chipfläche benötigt und dennoch zum Schalten von Spannungen größer 40 Volt geeignet ist. - Bei anderen Ausführungsbeispielen wird der Isoliergraben
48 ,48c ,48d ,148 bzw.48e verkürzt ausgeführt, so dass er nicht bis zum vergrabenen Dotierbereich14 ,14c ,14d ,114 bzw.14e reicht, siehe gestrichelte Linien170 bis178 . Bspw. ist der Abstand des Grabenbodens des Isoliergrabens von dem vergrabenen Dotierbereich größer als ein Mikrometer oder größer als drei Mikrometer. Dadurch wird die Durchbruchspannung UCE des Transistors T1, T3, T5, T8 bzw. die Durchbruchspannung UDS des Transistors T6 verringert. Bspw. lässt sich der Transistor T1 bei verkürztem Isoliergraben48 als ESD-Schutzelement für den Transistor T2 mit ungekürztem Isoliergraben48b einsetzen, wenn der Isoliergraben48b die in1 dargestellte Tiefe hat, d.h. bis zum vergrabenen Dotierbereich16 reicht. Über den Abstand des Grabenbodens des Isoliergrabens48 von der Oberfläche30 lässt sich die Durchbruchspannung des ESD-Schutzelements einstellen, siehe Pfeil180 in1 . Insbesondere bei einem Bipolartransistor lässt sich eine ESD-Schutzwirkung auch erreichen, wenn in dem zu schützenden Transistor der Isoliergraben nur in einem Abschnitt verkürzt wird. - Bei anderen Ausführungsbeispielen werden an Stelle der in den
1 ,2 ,3 und5 erläuterten Bipolartransistoren T1, T2, T3, T5 und T8 Feldeffekttransistoren verwendet, die wie der Feldeffekttransistor T6 aufgebaut sind. - Zusammenfassend gilt, dass durch die Einführung des Isoliergrabens eine chipflächensparende vertikale Driftstrecke entsteht. Die Driftstrecke verläuft zunächst in die Tiefe entlang des Isoliergrabens und dann auf der anderen Seite des Isoliergrabens vertikal an die Oberfläche entlang des Isoliergrabens. Dadurch lässt sich die benötigte Chipfläche gegenüber Transistoren mit lateraler Driftstrecke drastisch reduzieren.
- Außerdem bietet sich die Möglichkeit, über die Tiefe des Trenches die Kollektor-Emitter-Durchbruchsspannung UCE bei Bipolartransistoren bzw. die Drain-Source-Durchbruchsspannung UDS bei MOS-Transistoren (Metal Oxide Semiconductor) bei lateral unveränderten Abmessungen gezielt einzustellen.
- Die Dotierung der Trenchwände für den Kollektor- bzw. Drainanschluss sowie für den Substratanschluss kann bspw. durch Implantation mit anschließender Ausdiffusion oder durch Belegung erfolgen. Die Gräben werden bspw. mit einem Trenchätzprozess geätzt, bspw. trockenchemisch.
- Der Isoliergraben, der Hilfsgraben und ggf. auch der Substratgraben werden bei einem Ausführungsbeispiel gleichzeitig hergestellt. Unterschiedliche Tiefen lassen sich auch beim gleichzeitigen Ätzen erreichen, wenn verschiedene Grabenbreiten gewählt werden. Gleichzeitig und damit auf einfache Art wird auch mindestens einer der folgenden Schritte ausgeführt:
- – Füllen der Gräben der zwei bzw. drei Grabenarten,
- – Dotieren der Seitenwände eines Hilfsgrabens und eines Substratgrabens.
-
- T1 bis T5, T8
- Bipolartransistor
- T6
- Feldeffekttransistor
- 10 bis 10e
- Substrathauptbereich
- 12, 12e
- Substratgraben
- 14 bis 14e
- Dotierbereich
- 16 bis 16e
- Dotierbereich
- 18 bis 18e
- vergrabene Schicht
- 20 bis 20e
- Epitaxieschicht
- D1
- Schichtdicke
- 22, 22e
- Seitenwand
- 24, 24e
- Grabenboden
- 26, 26e
- Substratanschlussdotierung
- 30 bis 32e
- Oberfläche
- 32 bis 32e
- Dotierbereich
- 34, 34e
- Dotierbereich
- 36 bis 36e
- Substratanschluss
- 40 bis 40e
- Kollektoranschluss
- 42 bis 42e
- Basisanschluss
- 44 bis 44e
- Emitteranschluss
- 45, 45b
- Anschlusspaar
- 46 bis 46e
- Hilfsgraben
- 48 bis 48e
- Isoliergraben
- 50 bis 50e
- Driftbereich
- 52 bis 52e
- Kollektoranschlussdotierung
- 54 bis 54e
- Dotierbereich
- 56 bis 56e
- Basisbereich
- 58 bis 58e
- Emitterbereich
- B
- Grabenbreite
- L1, L2
- laterale Abmessung
- 98
- Grabenzwischenbereich
- 110
- Substrathauptbereich
- 112
- Substratgraben
- 114
- Dotierbereich
- 118
- vergrabene Schicht
- 120
- Epitaxieschicht
- D2
- Schichtdicke
- 122
- Seitenwand
- 124
- Grabenboden
- 126
- Substratanschlussdotierung
- 130
- Oberfläche
- 132, 134
- Dotierbereich
- 136
- Substratanschluss
- 140
- Drainanschluss
- 142
- Gateanschluss
- 144
- Sourceanschluss
- 145
- Anschlusspaar
- 146
- Hilfsgraben
- 148
- Isoliergraben
- 150
- Driftbereich
- 152
- Drainanschlussdotierung,
- 154
- Dotierbereich
- 156
- Kanaldotierbereich
- 158
- Sourcebereich
- 160
- Erweiterungsbereich
- 162
- Dielektrikum
- 164
- Gatebereich
- U
- Überstandsmaß
- 170 bis 178
- gestrichelte Linie
- 180
- Pfeil
Claims (20)
- Integrierter Transistor (T1 bis T8), mit einem Halbleitersubstrat (
10 ), mit einem im Halbleitersubstrat (10 ) enthaltenen hauptflächenfernen Anschlussbereich (14 ), der gemäß einem Grunddotiertyp dotiert ist und der mit Abstand zu einer Hauptfläche (30 ) des Halbleitersubstrates (10 ) angeordnet ist, mit einem im Halbleitersubstrat (10 ) enthaltenen Driftbereich (50 ), der gemäß dem Grunddotiertyp mit einer geringeren Dotierstoffkonzentration als der hauptflächenferne Anschlussbereich (14 ) dotiert ist und der zwischen dem hauptflächenfernen Anschlussbereich (14 ) und der Hauptfläche (30 ) angeordnet ist, mit einem hauptflächennahen Anschlussbereich (58 ), der gemäß dem Grunddotiertyp dotiert ist und der näher an der Hauptfläche (30 ) des Substrates angeordnet ist als der hauptflächenferne Anschlussbereich (14 ), mit einem Umkehrdotierbereich (56 ), der gemäß einem anderen Dotiertyp als der Grunddotiertyp dotiert ist und der den Driftbereich (50 ) vom hauptflächennahen Anschlussbereich (58 ) trennt, mit einem elektrisch isolierenden Isoliergraben (48 ), der sich von der Hauptfläche (30 ) in Richtung des hauptflächenfernen Anschlussbereiches (14 ) erstreckt, und mit einem Hilfsgraben (46 ), der sich von der Hauptfläche (30 ) mindestens bis zum hauptflächenfernen Anschlussbereich (14 ) erstreckt. - Transistor (T1 bis T8) nach Anspruch 1, dadurch gekennzeichnet, dass der Isoliergraben (
48 bis48e ,148 ) oder der Hilfsgraben (46 bis46 ,146 ) mindestens eines der folgenden Merkmale hat: eine Grabenbreite (B) größer als ein Mikrometer oder größer als zwei Mikrometer, eine Grabenbreite (B) kleiner als zehn Mikrometer oder kleiner als fünf Mikrometer, eine Grabentiefe größer als zehn Mikrometer oder größer als fünfzehn Mikrometer, der Graben ist in einer Aussparung des Substratmaterials (20 ,10 ) ausgebildet. - Transistor (T1 bis T8) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Isoliergraben (
48 bis48e ,148 ) eine elektrische Isolation enthält, die den Graben vollständig füllt oder dass der Isoliergraben (48 bis48e ,148 ) eine elektrisch isolierende Isolation an mindestens einer Grabenwand und am Grabenboden sowie einen elektrisch leitfähigen Bereich im Graben enthält. - Transistor (T1 bis T8) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Isoliergraben (
48 bis48e ,148 ) die gleiche Tiefe wie der Hilfsgraben (46 bis46e ,146 ) hat. - Transistor (T1 bis T8) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Hilfsgraben (
46 bis46e ,146 ) tiefer als der Isoliergraben (48 bis48e ,148 ) ist. - Transistor (T1 bis T8) nach Anspruch 5, dadurch gekennzeichnet, dass zumindest in einem Abschnitt des Isoliergrabens (
48 ) der Abstand zwischen dem Boden des Isoliergrabens (48 ) und dem hauptflächenfernen Anschlussbereich (14 bis14e ,114 ) im Bereich von 1/5 bis 9/5 oder im Bereich von 1/3 bis 2/3 bezogen auf den Abstand zwischen der Hauptfläche (30 bis30e ,130 ) und dem hauptflächenfernen Anschlussbereich (14 bis14e ,114 ) liegt, und/oder dass ein weiterer hauptflächenferner Anschlussbereich (16 ) vorhanden ist, bis zu dem sich ein weiterer Isoliergraben (48b ) erstreckt, der vorzugsweise die gleich Tiefe wie der Hilfsgraben (46 ) hat oder dass sich ein anderer Abschnitt des Isoliergrabens (48 ) bis zu dem hauptflächenfernen Anschlussbereich (14 ) erstreckt. - Transistor (T1 bis T8) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Hilfsgraben (
46 bis46e ,146 ) die gleiche Grabenfüllung wie der Isoliergraben (48 bis48e ,148 ) enthält. - Transistor (T1 bis T8) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem Isoliergraben (
48 bis48d ,148 ) und dem Hilfsgraben (46 bis46d ,146 ) eine Dotierung (52 bis52d ,98 ,152 ) des Grunddotiertyps mit einer höheren Dotierstoffkonzentration als im Driftbereich (50 bis50e ,150 ) angeordnet ist, wobei die Dotierung (52 bis52d ,152 ) nur den Bereich in der Nähe des Hilfsgrabens (46 bis46d ,146 ) und nicht in der Nähe des Isoliergrabens (48 bis48d ,148 ) ausfüllt. - Transistor (T8) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass zwischen dem Isoliergraben (
48e ) und dem Hilfsgraben (46e ) eine Dotierung (98 ) des Grunddotiertyps mit einer höheren Dotierstoffkonzentration als im Driftbereich (50e ) angeordnet ist, wobei sich die Dotierung (98 ) vom Rand des Isoliergrabens (48e ) bis zum Rand des Hilfsgrabens (46e ) erstreckt. - Transistor (T8) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Hilfsgraben (
46e ) elektrisch isolierend ist, und dass der Boden des Hilfsgrabens (46e ) tiefer liegt als der hauptflächenferne Anschlussbereich (14e ), und dass der Hilfsgraben (46e ) vorzugsweise am Rand eines elektronischen Bauelementes (T8) angeordnet ist, insbesondere eines Transistors (T8). - Transistor (T1 bis T8) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Substrathauptbereich (
10 bis10e ,110 ), der gemäß dem Umkehrdotiertyp dotiert ist, und durch mindestens einen Substratgraben (12 ,12e ,60 ,62 ,112 ), der sich von der Hauptfläche (30 ) bis zum Substrathauptbereich (10 ) erstreckt. - Transistor (T1 bis T8) nach Anspruch 11, dadurch gekennzeichnet, dass der Substratgraben (
12 ,12e ,60 ,62 ,112 ) mindestens eines der folgenden Merkmale hat: eine Grabenbreite (B) größer als ein Mikrometer oder größer als zwei Mikrometer, eine Grabenbreite (B) kleiner als zehn Mikrometer oder kleiner als fünf Mikrometer, eine Grabentiefe größer als zehn Mikrometer oder größer als fünfzehn Mikrometer, der Graben ist in einer Aussparung des Substratmaterials (20 ,10 ) ausgebildet, der Substratgraben (12 ,12e ,60 ,62 ,112 ) hat die gleiche Tiefe wie der Isoliergraben (48 ) und/oder wie der Hilfsgraben (46 ), der Substratgraben (12 ,12e ,60 ,62 ,112 ) hat die gleiche Grabenfüllung wie der Isoliergraben (48 ) und/oder wie der Hilfsgraben (46 ). - Transistor (T1 bis T8) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der Substratgraben (
12 ,12e ) von einem Dotierbereich (26 ,26e ) mit einer Dotierung gemäß dem Umkehrdotiertyp und mit einer höheren Dotierstoffkonzentration als im Substrathauptbereich (10 ,10e ) umgeben ist. - Transistor (T5) nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass mindestens zwei Substratgräben (
60 ,62 ) ausgebildet sind, wobei sich ein Dotierbereich (26d ) mit einer Dotierung gemäß dem Umkehrdotiertyp und mit einer höheren Dotierstoffkonzentration als im Substrathauptbereich (10d ) vom Grabenrand des einen Substratgrabens (60 ) zum Grabenrand des anderen Substratgrabens (62 ) erstreckt. - Transistor (T1 bis T8) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Transistor (T1 bis T8) mindestens eines der folgenden Merkmale hat, einen Anschluss (
42 bis42e ), der elektrisch leitfähig mit dem Umkehrdotierbereich (56 bis56e ) verbunden ist, oder eine elektrisch isolierende Isolierschicht (162 ), die an den Umkehrdotierbereich (156 ) angrenzt und den Umkehrdotierbereich (156 ) von einer elektrisch leitfähigen Steuerelektrode (164 ) trennt, den n-Dotiertyp als Grunddotiertyp oder den p-Dotiertyp als Grunddotiertyp, der hauptflächenferne Anschlussbereich (14 bis14e ,114 ) grenzt an den Driftbereich (50 bis50e ,150 ) an, der Driftbereich (50 bis50e ,150 ) ist in einer Epitaxieschicht (20 ) enthalten, eine den hauptflächenfernen Anschlussbereich (14 ) aufnehmende vergrabene Schicht (18 ), die vorzugsweise mehrere voneinander getrennte Anschlussbereiche (14 ,16 ) enthält. - Verfahren zum Herstellen eines Transistors (T1 bis T8), insbesondere eines Transistors (T1 bis T8) nach einem der vorhergehenden Ansprüche, mit den Schritten: in einem Halbleiter-Substrathauptbereich (
10 ) Ausbilden eines hauptflächenfernen Anschlussbereiches (14 ), der gemäß einem Grunddotiertyp dotiert wird und der mit Abstand zu einer Hauptfläche (30 ) des Halbleitersubstrates angeordnet wird, Ausbilden eines Driftbereiches (50 ), der gemäß dem Grunddotiertyp mit einer geringeren Dotierstoffkonzentration als der hauptflächenferne Anschlussbereich (14 ) dotiert wird und der zwischen dem hauptflächenfernen Anschlussbereich (14 ) und der Hauptfläche (30 ) angeordnet wird, Ausbilden eines hauptflächennahen Anschlussbereiches (58 ), der gemäß dem Grunddotiertyp dotiert wird und der näher an der Hauptfläche (30 ) des Substrates (20 ,10 ) angeordnet wird als der hauptflächenferne Anschlussbereich (14 ), Ausbilden eines Umkehrdotierbereich (56 ), der gemäß einem anderen Dotiertyp als der Grunddotiertyp dotiert wird und der den Driftbereich (50 ) vom hauptflächennahen Anschlussbereich (58 ) trennt, Ausbilden eines elektrisch isolierenden Isoliergrabens (48 ), der sich von der Hauptfläche (30 ) in Richtung des hauptflächenfernen Anschlussbereiches (14 ) erstreckt, Ausbilden eines Hilfsgrabens (46 ), der sich von der Hauptfläche (30 ) bis zum hauptflächenfernen Anschlussbereich (14 ) erstreckt. - Verfahren nach Anspruch 16, gekennzeichnet durch mindestens einen der folgenden Schritte: Ausbilden einer den Driftbereich (
50 ) aufnehmenden Epitaxieschicht (20 ) an dem Substrathauptbereich (10 ) nach dem Einbringen der Dotierung für den hauptflächennahen Anschlussbereich (14 ), Ausbilden des hauptflächennahen Anschlussbereiches (58 ) und/oder des Umkehrdotierbereiches (56 ) nach dem Ausbilden des Driftbereiches (50 ), Ausbilden des Isoliergrabens (48 ) und des Hilfsgraben (46 ) nach dem Ausbilden des Driftbereiches (50 ). - Verfahren nach Anspruch 16 oder 17, gekennzeichnet durch den folgenden Schritt: Ausbilden mindestens eines Substratgrabens (
12 ) der sich von der Hauptfläche (30 ) bis zum Substrathauptbereich (10 ) erstreckt. - Verfahren nach einem der Ansprüche 16 bis 18, gekennzeichnet durch den folgenden Schritt: Festlegen der Lage des Isoliergrabens (
48 ) und des Hilfsgrabens (46 ) oder der Lage des Isoliergrabens (48 ), des Hilfsgrabens (46 ) und des Substratgrabens (12 ) mit demselben fotolithografischen Verfahren, vorzugsweise mit nur einer Belichtung. - Verfahren nach einem der Ansprüche 16 bis 19, gekennzeichnet durch die folgenden Schritte: Einbringen eines dotierten Materials in den Hilfsgraben (
96 ) und/oder in den Substratgraben (12 ), Ausdiffundieren des dotierten Materials in die Grabenwand, und vorzugsweise Entfernen des eingebrachten Materials nach dem Ausdiffundieren.
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Cited By (1)
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---|---|---|---|---|
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Families Citing this family (6)
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---|---|---|---|---|
DE102004002181B4 (de) * | 2004-01-15 | 2011-08-18 | Infineon Technologies AG, 81669 | Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren |
DE102006054334B3 (de) | 2006-11-17 | 2008-07-10 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes mit Isolationsgraben und Kontaktgraben |
DE102007033839B4 (de) * | 2007-07-18 | 2015-04-09 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zur Herstellung desselben |
EP3102661B1 (de) | 2014-02-07 | 2020-08-05 | GOJO Industries, Inc. | Zusammensetzungen und verfahren mit wirksamkeit gegen sporen und andere organismen |
US10553633B2 (en) * | 2014-05-30 | 2020-02-04 | Klaus Y.J. Hsu | Phototransistor with body-strapped base |
US10811543B2 (en) * | 2018-12-26 | 2020-10-20 | Texas Instruments Incorporated | Semiconductor device with deep trench isolation and trench capacitor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5206182A (en) * | 1989-06-08 | 1993-04-27 | United Technologies Corporation | Trench isolation process |
US5569949A (en) * | 1992-09-02 | 1996-10-29 | Texas Instruments Incorporated | Area efficient high voltage MOSFETs with vertical RESURF drift regions |
US5614750A (en) * | 1995-06-29 | 1997-03-25 | Northern Telecom Limited | Buried layer contact for an integrated circuit structure |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0068072A2 (de) * | 1981-07-01 | 1983-01-05 | Rockwell International Corporation | Lateraler PNP Transistor und Herstellungsverfahren |
DE3586341T2 (de) * | 1984-02-03 | 1993-02-04 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
EP0483487B1 (de) * | 1990-10-31 | 1995-03-01 | International Business Machines Corporation | Transistor mit selbstjustierender epitaxialer Basis und dessen Herstellungsverfahren |
DE69331052T2 (de) * | 1993-07-01 | 2002-06-06 | Cons Ric Microelettronica | Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess |
JPH0778833A (ja) * | 1993-09-09 | 1995-03-20 | Fujitsu Ltd | バイポーラトランジスタとその製造方法 |
KR950021600A (ko) * | 1993-12-09 | 1995-07-26 | 가나이 쯔또무 | 반도체 집적회로장치 및 그 제조방법 |
US5912501A (en) * | 1997-07-18 | 1999-06-15 | Advanced Micro Devices, Inc. | Elimination of radius of curvature effects of p-n junction avalanche breakdown using slots |
US6011297A (en) * | 1997-07-18 | 2000-01-04 | Advanced Micro Devices,Inc. | Use of multiple slots surrounding base region of a bipolar junction transistor to increase cumulative breakdown voltage |
US5965930A (en) * | 1997-11-04 | 1999-10-12 | Motorola, Inc. | High frequency bipolar transistor and method of forming the same |
US6225181B1 (en) * | 1999-04-19 | 2001-05-01 | National Semiconductor Corp. | Trench isolated bipolar transistor structure integrated with CMOS technology |
GB0005650D0 (en) * | 2000-03-10 | 2000-05-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
US6831346B1 (en) * | 2001-05-04 | 2004-12-14 | Cypress Semiconductor Corp. | Buried layer substrate isolation in integrated circuits |
JP2004228466A (ja) * | 2003-01-27 | 2004-08-12 | Renesas Technology Corp | 集積半導体装置およびその製造方法 |
US7368777B2 (en) * | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
EP1553574A1 (de) | 2004-01-08 | 2005-07-13 | Deutsche Thomson-Brandt Gmbh | Verfahren zur Ermittlung der sphärischen Aberration |
DE102004002181B4 (de) * | 2004-01-15 | 2011-08-18 | Infineon Technologies AG, 81669 | Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren |
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-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5206182A (en) * | 1989-06-08 | 1993-04-27 | United Technologies Corporation | Trench isolation process |
US5569949A (en) * | 1992-09-02 | 1996-10-29 | Texas Instruments Incorporated | Area efficient high voltage MOSFETs with vertical RESURF drift regions |
US5614750A (en) * | 1995-06-29 | 1997-03-25 | Northern Telecom Limited | Buried layer contact for an integrated circuit structure |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006023731B4 (de) * | 2006-05-19 | 2008-04-17 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung der Halbleiterstruktur |
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