CN112347730A - 插入虚拟边界单元至集成电路的方法 - Google Patents

插入虚拟边界单元至集成电路的方法 Download PDF

Info

Publication number
CN112347730A
CN112347730A CN202010788237.6A CN202010788237A CN112347730A CN 112347730 A CN112347730 A CN 112347730A CN 202010788237 A CN202010788237 A CN 202010788237A CN 112347730 A CN112347730 A CN 112347730A
Authority
CN
China
Prior art keywords
macro
code
boundary
virtual
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010788237.6A
Other languages
English (en)
Inventor
胡伟毅
赵志明
余基业
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/885,657 external-priority patent/US11443094B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112347730A publication Critical patent/CN112347730A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/08—Intellectual property [IP] blocks or IP cores
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2117/00—Details relating to the type or aim of the circuit design
    • G06F2117/06—Spare resources, e.g. for permanent fault suppression
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Architecture (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供插入虚拟边界单元至集成电路的方法。该方法包括：将多个宏码和一顶部通道合并成集成电路的布局图。顶部通道是设置在宏码之间，并填充有多个第一虚拟边界单元。各宏码都包含一宏码边界以及由宏码边界包围的主要图案。该方法还包括：用多个第二虚拟边界单元替换顶部通道内和宏码的第一和第二宏码之间的第一虚拟边界单元。第一和第二宏码的宏码边界是由第二虚拟边界单元所形成。第一虚拟边界单元内虚拟图案的第一栅极长度大于第二虚拟边界单元内虚拟图案的第二栅极长度。第一虚拟边界单元和第二虚拟边界单元具有相同的尺寸。

Description

插入虚拟边界单元至集成电路的方法
技术领域
本发明实施例涉及插入虚拟单元的方法，且特别涉及插入虚拟边界单元至集成电路的方法。
背景技术
通常，电路设计者追求在半导体芯片的制造过程中使元件劣化最小化的电路设计。减少元件劣化的一种方法是使用虚拟单元(dummy cell)。虚拟单元可包括一或多个物理层，且那些层是浮动的(即没有电连接)。具体地，虚拟单元可以用作宏码(macro)/知识产权(IP)的边界单元，以使制造过程中潜在的缺陷最小化。
发明内容
本发明实施例提供一种插入虚拟边界单元至集成电路的方法。该方法包括：将多个宏码和一个顶部通道合并成集成电路的布局图。顶部通道是设置在宏码之间，并填充有多个第一虚拟边界单元。每个宏码都包含一个宏码边界以及由宏码边界包围的主要图案。该方法还包括：用多个第二虚拟边界单元替换顶部通道内以及宏码的第一宏码和第二宏码之间的第一虚拟边界单元，而第一和第二宏码的宏码边界是由第二虚拟边界单元所形成。第一虚拟边界单元内的虚拟图案的第一栅极长度大于第二虚拟边界单元内的虚拟图案的第二栅极长度。第一虚拟边界单元和第二虚拟边界单元具有相同的尺寸。
附图说明
图1是显示根据本公开一些实施例所述的用于将边界单元插入集成电路的宏码(或是知识产权，intellectual property)中的方法。
图2是显示根据本公开一些实施例所述的用于将虚拟边界单元插入集成电路的方法。
图3是显示根据本公开一些实施例所述的图2方法中的IC的层级阶段。
图4A是显示根据本公开一些实施例所述的在两个相邻的宏码之间的间距。
图4B是显示根据本公开一些实施例所述的在两个相邻的宏码之间的间距。
图5A与图5B是显示根据本公开一些实施例所述的两宏码的摆放。
图6A至图6C是显示根据本公开一些实施例所述的两宏码的摆放。
图7A是显示根据本公开一些实施例所述的由虚拟实用程序在GDS中插入的宏码边界。
图7B是显示根据本公开一些实施例所述的通过自动布局和布线(APR)工具插入的宏码边界。
图8是显示根据本公开一些实施例所述的用于提供APR区块的示范例。
图9A是显示在两个虚拟边界单元之间的间距S1。
图9B是显示在两个虚拟边界单元之间的间距S2。
图9C是显示在两个虚拟边界单元之间的间距S3。
图10A和图10B是显示根据本公开一些实施例所述的图8的APR区块与APR区块的摆放。
图11A和图11B是显示根据本公开的一些实施例所述的宏码的摆放。
图12A和图12B是显示根据本公开的一些实施例所述的宏码的摆放。
图13是显示根据本公开一些实施例所述的宏码的IP合并阶段和虚拟处理阶段。
图14是显示通过传统虚拟单元插入技术得到的摆放和通过图2的方法得到的摆放。
图15是显示根据本公开一些实施例所述的电脑系统。
附图标记说明：
10A-10L,10_1-10_8,430：宏码
15K,15L：布局区域
20,25,50,60：虚拟边界单元
30A,30E,30H-30L,30_1-30_8：主要图案
35F,35G：主要图案
40A,40E,40F,40H-40L,40_3-40_8：宏码边界
45G：宏码边界
310：IP层虚拟
320：顶层虚拟
325：顶部通道
327,327a-327e：子通道
330：IP合并
340：虚拟处理
410,420：摆放
440,460：通道
470：虚拟单元
500：电脑系统
510：电脑
520：显示装置
530：使用者输入接口
540：处理器
550：存储器
560：存储装置
70,75：边界标记
80：布局图
85,85_1：APR区块
LgL：第二类型的边界单元
LgS：第一类型的边界单元
S110-S160,S210-S260：操作
具体实施方式
以下公开内容提供了许多用于实现在此所提供的标的不同部件的不同实施例或范例。以下描述组件和排列的具体范例以简化本发明的实施例。当然，这些仅仅是范例，而不在于限制本发明的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明的实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。
再者，为了容易描述，在此可以使用例如“在……底下”、“在……下方”、“下”、“在……上方”、“上”等间距相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，间距相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的间距相关描述可以同样地作出相应的解释。
在集成电路(IC)设计中，许多功能会整合在一芯片中，且经常使用特定应用集成电路(application specific integrated circuit，ASIC)或是系统单芯片(system on achip，SOC)为主的设计。在该方法中，提供了许多已知的功能，以及在通过选择和连接这些标准的功能来设定元件的功能性设计之后，使用电子设计自动化(electronic designautomation，EDA)工具来验证所产生的电路的正确操作。数据库元件会映射至预先决定的布局单元上，其包括例如晶体管的预估元件。所选择的单元要考虑到特定半导体工艺特征和参数，并产生用来表示这些设计的工艺参数化实体。通过执行使用标准单元(standardcell)来形成完整设计所需的局部连接和整体连接的摆放(placement)和绕线(routing)以继续设计流程。
在布局完成后，执行各种分析过程，并验证布局以检查布局是否违反各种约束(constraint)或规则中的任何一种。例如，设计规则检查(design rule check，DRC)、电路布局验证(layout versus schematic，LVS)以及电子规则检查(electric rule check，ERC)。DRC是根据设计规则用物理测量间距检查布局是否成功地完成的程序，以及LVS是检查布局是否符合对应的电路图的程序。此外，ERC是检查设备与电线/网之间电性连接是否良好的程序。在设计规则检查、设计规则验证、时序分析、关键路径分析、静态和动态功率分析、以及对设计的最后修改之后，执行下线(tape out)程序以产生掩模产生数据。然后，使用掩模产生数据来产生掩模，以及掩模用于在晶圆制造厂(FAB)的光刻工艺中制造半导体元件。在下线程序中，集成电路的数据库文件会转换成图形数据库系统(Graphic DatabaseSystem，GDS)文件(例如GDS文件或GDSII文件)。此外，GDS文件成为用于在不同供应商的设计工具之间传输集成电路布局数据的工业标准格式。
图1是显示根据本公开一些实施例所述的用于将边界单元插入集成电路的宏码(macro)(或是知识产权(IP))中的方法。图1的操作可包括未显示的其他操作，并且可以与所显示的顺序不同的顺序来执行该方法的各种显示的操作。图1的方法可以由能够执行EDA工具的计算装置内的一或多个处理装置所执行。另外，图1的方法可以在集成电路的每一宏码上执行。
在操作S110中，得到宏码的主要图案，以及宏码是集成电路内的电路或功能。在一些实施例中，主要图案包括布局，而该布局包括构成宏码的组件和互连(例如金属线和导通孔)的表示。换言之，布局包括要被制造到集成电路的基底上的组件的几何构造。此外，组件可以包括晶体管、二极管、电阻、电容和电感。在一些实施例中，主要图案具有轮廓，而该轮廓定义了主要图案的布局的外边缘或形状。在一些实施例中，主要图案是方盒。
在操作S120中，多个虚拟(dummy)边界单元形成宏码边界以包围主要图案。虚拟边界单元是用于保护主要图案的虚拟单元。在一些实施例中，虚拟边界单元具有相同的配置和相同的大小，即虚拟边界单元是相同类型的边界单元。在一些实施例中，虚拟边界单元包括一或多个物理层，例如多晶硅(PO)、氧化物(OD)等。在者，物理层形成多个虚拟图案。
在一些实施例中，虚拟图案包括没有电连接的多个晶体管。宏码边界内的P型(或N型)晶体管的栅极长度等于主要图案内的P型(或N型)晶体管的栅极长度。在一些实施例中，宏码边界内的P型(或N型)晶体管的栅极长度不同于主要图案内的P型(或N型)晶体管的栅极长度。此外，根据主要图案内晶体管的栅极长度，从两或多种以上的虚拟边界单元中选择一种宏码边界的虚拟边界单元。
在操作S130中，将多个虚拟边界单元插入到宏码边界和主要图案之间的一或多个间距中。在一些实施例中，宏码边界的虚拟边界单元和插入的虚拟边界单元是相同类型的边界单元，即宏码的虚拟边界单元具有相同的配置和相同的大小。在一些实施例中，宏码边界的虚拟边界单元和插入的虚拟边界单元是不同类型的边界单元。例如，宏码边界的虚拟边界单元和插入的虚拟边界单元具有相同的大小且不同的配置。
在操作S140中，执行分析程序(例如DRC)，并验证宏码以检查宏码是否违反了各种约束或规则中的任一个。如果有违反存在，则必须修改宏码的主要图案(例如区域或形状)(操作S160)，并基于修改后的主要图案从步骤S120再次执行该方法，直到不存在违反为止。反之，如果在宏码中没有存在违反，则得到宏码的布局信息和边界标记(操作S150)。在一些实施例中，布局信息包括布局交换格式(library exchange format，LEF)数据和设计交换形成(design exchange format，DEF)数据。LEF数据是表示组件的位置和绕线的所有必需信息。DEF数据是表示有关网表(netlist)、组件摆放和绕线的信息。此外，边界标记是代表宏码的轮廓和虚拟边界单元格的类型。
图2是显示根据本公开一些实施例所述的用于将虚拟边界单元插入集成电路的方法。图2的方法可包括未显示的其他操作，并且可以与所显示的顺序不同的顺序来执行该方法的各种显示的操作。图2的方法可以由能够执行EDA工具的计算装置内的一或多个处理装置所执行。在IC的宏码上执行图1的方法之后，可执行图2的方法。
在操作S210中，将具有边界标记的IC的宏码摆放在IC的布局图(floorplan)中，且边界标记是在图1的操作S150中所得到。在一些实施例中，宏码是具有边界标记的黑盒(black box)，且该黑盒是没有布局信息的方盒。在一些实施例中，宏码是分别摆放在布局图中。在一些实施例中，一些宏码会接触于布局图中的其他宏码。
在操作S220中，检查两个相邻且未接触的宏码之间的每一间距(或间隙、空间)，以确保两个相邻且未接触的宏码之间的间距足以摆放虚拟边界单元。在一些实施例中，从一个宏码的边界标记到另一宏码的边界标记可得到间距。如果间距不足以摆放虚拟边界单元(即检查失败)，则在IC的布局图中重新安排宏码(操作S210)。反之，如果每一间距足够大以摆放虚拟边界单元(即检查通过)，则在操作S230中得到每一宏码的GDS档。如先前所描述，布局的数据通常提供为GDS档，以及布局包括要制造到IC的基底上的组件的几何构造。
在操作S230中，宏码和宏码之间的通道合并成GDS格式，而该通道是由宏码的间距所形成。此外，多个预设(default)边界单元填入在通道中。预设边界单元是边界单元的一种类型。再者，某些宏码的宏码边界是由预设边界单元所形成的。
在操作S240中，通道内以及两个相邻宏码之间具有宏码边界的预设虚拟边界单元是由预设虚拟边界单元之外的虚拟边界单元所形成，并被替换为其他类型的虚拟边界单元。所有类型的虚拟边界单元在布局中具有相同的大小。在一些实施例中，所有类型的虚拟边界单元的宽度和高度都尽可能小，以便具有更好的宏码尺寸灵活性。在一些实施例中，在通道内并接近由预设虚拟边界单元以外的虚拟边界单元所形成的宏码边界的一些预设虚拟边界单元，将会替换为其他类型的虚拟边界单元。
在操作S250中，执行分析程序(例如DRC)，并验证宏码和通道以检查宏码和通道是否违反各种约束或规则中的任一者。如果存在违规，则在IC的布局图中重新安排宏码，并且修改布局(操作S210)，以及基于修改的布局从步骤S210再次执行该方法，直到违规不存在为止。反之，如果在宏码和通道中没有违规，则基于布局图和相对应的布局来制造IC(操作S260)。
图3是显示根据本公开一些实施例所述的图2方法中的IC的层级阶段。不同的阶段是表示虚拟边界单元被分层插入。在IP层虚拟阶段310中，每一宏码是被所对应的虚拟边界单元保护。例如，宏码10A包括主要图案30A和由多个虚拟边界单元20形成的宏码边界40A，以及主要图案30A被虚拟边界单元20围绕。
在一些实施例中，宏码10A的主要图案30A包括具有第一栅极长度Lgl的多个晶体管。此外，宏码边界40A的虚拟边界单元20是第一类型的虚拟边界单元LgS。在第一类型的虚拟边界单元LgS中，虚拟多晶硅栅极图案包括具有第一栅极长度Lg1的多晶硅栅极。在一些实施例中，宏码10A的主要图案30A包括具有第一栅极长度Lg1的多个晶体管。此外，宏码边界40A的虚拟边界单元20是第二类型的虚拟边界单元LgL。在第二类型的虚拟边界单元LgL中，虚拟多晶硅栅极图案包括具有第二栅极长度Lg2的多晶硅栅极，且第二栅极长度Lg2大于第一栅极长度Lg1(Lg2>Lg1)。具体地，宏码10A的虚拟边界单元20是栅极长度等于宏码10A的主要图案30A内晶体管的栅极长度的边界单元。
在一些实施例中，宏码10A的主要图案30A包括具有第二栅极长度Lg2的多个晶体管。此外，宏码10A的虚拟边界单元20可以是第一类型的虚拟边界单元LgS或是第二类型的虚拟边界单元LgL。换言之，宏码10A的虚拟边界单元20是栅极长度等于或小于宏码10A的主要图案30A内晶体管的栅极长度的边界单元。
在顶层虚拟阶段320中，顶部通道325填充有多个预设虚拟边界单元25，且预设虚拟边界单元25是第二类型的边界单元LgL。在一些实施例中，预设虚拟边界单元25是具有最大栅极长度的边界单元。在一些实施例中，预设虚拟边界单元25是具有特定栅极长度的边界单元。此外，虚拟边界单元20和25对于不同的栅极长度虚拟要求具有不同的图案。
在IP合并阶段330中，宏码10A至10D和顶部通道325是以GDS格式合并。在这样的实施例中，宏码10A至10C被虚拟边界单元20所包围，而宏码10D被虚拟边界单元25所包围。如先前所描述，虚拟边界单元20是第一类型的边界单元LgS，而虚拟边界单元25是第二类型的边界单元LgL。顶部通道325具有十字形状。顶部通道325被划分为子通道327a至327e，且子通道327a至327e填充有虚拟边界单元25(即预设边界单元)。子通道327a是设置在宏码10A和10C之间，并与宏码10A和10C接触。子通道327b是设置在宏码10A和10B之间，并与宏码10A和10B接触。子通道327c是设置在宏码10B和10D之间，并与宏码10B和10D接触。子通道327d是设置在宏码10c和10D之间，并与宏码10C和10D接触。子通道327e是设置在宏码10a至10D之间。此外，在下一个层级阶段中，顶部通道325内的一些虚拟边界单元25将会被其他类型的虚拟边界单元(例如虚拟边界单元20)所替换。
在虚拟处理(treatment)阶段340中，由虚拟边界单元20取替由虚拟边界单元20所包围的宏码之间的虚拟边界单元25。例如，子通道327a是设置在宏码10A与宏码10C之间，而虚拟边界单元20形成了宏码10A和10C的宏码边界。于是，子通道327a的虚拟边界单元25会被虚拟边界单元20取替。相似地，子通道327b是设置在宏码10A和10B之间，而宏码10A和10B的宏码边界是由虚拟边界单元20形成。因此，子通道327b的虚拟边界单元25会被替换为虚拟边界单元20。然而，由于子通道327c至327e是接触于由虚拟边界单元25所形成的宏码边界所包围的宏码10D，因此不会替换子通道327c至327e的虚拟边界单元25。
图4A是显示根据本公开一些实施例所述的在两个相邻的宏码10E和10F之间的间距SM1。宏码10E包括主要图案30E和宏码边界40E，而宏码边界40E是由虚拟边界单元20所形成。主要图案30E包括具有第一栅极长度Lg1的晶体管，而虚拟边界单元20是具有第一栅极长度Lg1的第一类型的边界单元LgS。在主要图案30E与宏码边界40E之间沿着X方向的距离(或空隙)为XS，而在主要图案30E与宏码边界40E之间沿着Y方向的距离(或空隙)为YS。
在图4A中，宏码10F包括主要图案35F和宏码边界40F，且宏码边界40F是由虚拟边界单元20所形成。主要图案35F包括具有第二栅极长度Lg2的晶体管，以及虚拟边界单元20是具有第一栅极长度Lg1的第一类型的边界单元LgS。在主要图案35F和宏码边界40F之间沿着X方向的距离(或空隙)为XL，且XL大于XS(即XL>XS)。此外，在主要图案35F和宏码边界40F之间沿着Y方向的距离(或空隙)是YL，且YL大于YS(即YL＞YS)。
图4B是显示根据本公开一些实施例所述的在两个相邻的宏码10E和10G之间的间距SM2。宏码10E包括主要图案30E和宏码边界40E，而宏码边界40E是由虚拟边界单元20形成。如先前所描述，主要图案30E和宏码边界40E之间沿着X方向的距离是XS，而主要图案30E和宏码边界40E之间沿着Y方向的距离是YS。
在图4B中，宏码10G包括主要图案35G和宏码边界45G，而宏码边界45G是由虚拟边界单元25所形成。主要图案35G包括具有第二栅极长度Lg2的晶体管，且虚拟边界单元25是具有第二栅极长度Lg2的第二类型的边界单元LgL。在主要图案35G和宏码边界45G之间沿着X方向的距离为XL，并且XL大于XS(即XL>XS)。此外，在主要图案35G和宏码边界45G之间沿着Y方向的距离为YL，并且YL大于YS(即YL＞YS)。
在图4A的宏码10F和在图4B的宏码10G的距离XL和YL是根据IC的工艺所决定。相较于图4A，图4B的间距SM2是大于图4A的间距SM1(即SM2＞SM1)。换言之，在两个相邻宏码之间具有由相同的虚拟边界单元(例如20或25)形成的宏码边界的间距(例如SM1)是小于在两个相邻宏码之间由不同虚拟边界单元(例如20和25)所形成的宏码边界的间距(例如SM2)。
图5A与图5B是显示根据本公开一些实施例所述的宏码10H和10I的摆放。宏码10H包括主要图案30H和宏码边界40H，而宏码边界40H是由虚拟边界单元50和60所形成。虚拟边界单元50和60是具有不同尺寸的相同类型的边界单元，以及虚拟边界单元50和60内的晶体管的栅极长度相同。类似地，宏码10I包括主要图案30I和宏码边界40I，且宏码边界40I是由虚拟边界单元50和60所形成。边界60在Y方向上具有更大的尺寸。虚拟边界单元50是沿着X方向摆放在宏码10H和10I中，以及宏码10H和10I的上侧和下侧各包括八个边界单元50。虚拟边界单元60沿着Y方向被摆放在宏码10H和10I中，并且宏码10H和10I的左侧和右侧各包括四个虚拟边界单元60。此外，宏码10H和10I的左侧和右侧各包括一个虚拟边界单元50。因此，宏码10H和10I具有相同的宽度和高度。在一些实施例中，宏码10H的宏码边界40H和宏码10I的宏码边界40I是由具有相同尺寸的边界单元所形成，例如虚拟边界单元20或25。
相较于图5A中宏码10H会与宏码10I分离，宏码10H会与图5B的宏码10I部分地重叠。例如，宏码10H的右侧的虚拟边界单元与宏码10I的左侧的虚拟边界单元会重叠，从而减低宏码10H和10I的布局面积。
图6A至图6C是显示根据本公开一些实施例所述的宏码10H和10J的摆放。宏码10H包括主要图案30H和宏码边界40H，而宏码边界40H是由虚拟边界单元50和60所形成。虚拟边界单元50和60是具有不同尺寸的相同类型的边界单元，且虚拟边界单元50和60内的虚拟图案的栅极长度相同。此外，宏码10J包括主要图案30J和宏码边界40J，且宏码边界40J是由虚拟边界单元50和60所形成。虚拟边界单元50沿着X方向摆放在宏码10H和10J，以及宏码10H和10J的上侧和下侧各包括八个虚拟边界单元50。虚拟边界单元60沿着Y方向摆放在宏码10H和10J。宏码10H的左侧和右侧各包括四个虚拟边界单元60和一个虚拟边界单元50。此外，宏码10J的左侧和右侧各包括三个虚拟边界单元60。于是，宏码10H的高度大于宏码10J的高度，且宏码10H的宽度等于宏码10J的宽度。在一些实施例中，宏码10H的宏码边界40H和宏码10I的宏码边界40I是由具有相同尺寸的虚拟边界单元所形成，例如虚拟边界单元20或25。
相较于图6A中宏码10H与宏码10J分离，图6B中的宏码10H是重叠于宏码10J。在图6B中，宏码10H的下侧与宏码10J的下侧对齐，且宏码10H的右侧的虚拟边界单元重叠于宏码10J的左侧的虚拟边界单元。此外，宏码10J的左上角的虚拟边界单元50被去除。因此，相较于图6A，图6B中宏码10H和10J的布局面积会减小。图6A与图6C之间的差异是宏码10H的上侧与宏码10J的上侧对齐。因此，宏码10H的右侧的虚拟边界单元不会重叠于宏码10J的左侧的虚拟边界单元。
图7A是显示根据本公开一些实施例所述的由虚拟实用程序在GDS中插入的宏码边界。在图7A中，宏码边界40K是由多个虚拟边界单元20所形成，且宏码边界40K设置在宏码10K的布局区域15K内。具体地，虚拟边界单元20被摆放在布局区域15K内并且围绕布局区域15K的轮廓。在一些实施例中，虚拟边界单元20被射置为围绕宏码10K的主要图案30K。再者，根据布局区域15K，可确定宏码10K的黑盒的大小。
图7B是显示根据本公开一些实施例所述的通过自动布局和布线(APR)工具插入的宏码边界。在图7B中，宏码边界40L是由多个虚拟边界单元20所形成，且宏码边界40L被设置为围绕宏码10L的布局区域15L。具体地，虚拟边界单元20被摆放在布局区域15L的外部并且围绕布局区域15L的轮廓。此外，根据布局区域15L可决定宏码10L的黑盒的尺寸，且虚拟边界单元20被设置以围绕宏码10L的黑盒。
相较于图7B的宏码10L，宏码边界40K是在图7A的宏码10K内，从而增加了IP保护。此外，通过将宏码边界插入至在GDS中的宏码，宏码与IC的布局图在GDS格式下相容。
图8是显示根据本公开一些实施例所述的用于提供APR区块的示范例。首先，将宏码10_1和10_2以及APR区域13设置在布局图80中，以及APR区域13是设置在宏码10_1和10_2之间。宏码10_2包括主要图案30_2和边界标记70，且边界标记70是表示宏码10_2的主要图案30_2被多个虚拟边界单元20(未显示)包围。宏码10_1包括主要图案35_1和边界标记75，而边界标记75是表示宏码10_1的主要图案35_1被多个虚拟边界单元25(未显示)包围。此外，根据布局图80，可得到APR区块85，以及APR区块85是虚拟LEF数据，其是表示宏码10_1和10_2以及APR区域13的APR的所有必需信息。于是，APR区块85的边界标记被划分为围绕APR区块85的右上角的边界标记75和围绕APR区块85的其他角落的边界标记70。因此，在APR区块85中，主要图案35_1仍被边界标记75保护。
图9A是显示在两个虚拟边界单元20之间的间距S1。在一些实施例中，两个虚拟边界单元20彼此接触，且间距S1等于零。如图2的操作S220所描述，检查两个宏码的虚拟边界单元20之间的间距是否等于间距S1。如果检查失败，则调整两个宏码的摆放，以便调整两个宏码的虚拟边界单元20之间的间距为间距S1。
图9B是显示在两个虚拟边界单元25之间的间距S2。在一些实施例中，间距S2是大于图9A的间距S1，即S2>S1。在一些实施例中，两个虚拟边界单元25彼此接触，以及间距S2等于零。如图2的操作S220所描述，检查两个宏码的虚拟边界单元25之间的空间是否等于间距S2。如果检查失败，则调整两个宏码的摆放，以便将两个宏码的虚拟边界单元25之间的间距修改为间距S2。
图9C是显示虚拟边界单元20与虚拟边界单元25之间的间距S3，以及间距S3是大于图9B的间距S2，即S3>S2。在一些实施例中，间距S3是大于间距S2，以及图9B的间距S2是大于图9A的间距S1，即S3>S2>S1。在一些实施例中，间距S1和S2等于零，并且间距S3大于0。换言之，在两种类型的虚拟边界单元之间存在间距。如图2的操作S220所描述的，检查一个宏码的虚拟边界单元25和一个宏码的虚拟边界单元20之间的间距是否等于间距S3。如果检查失败，则调整两个宏码的摆放，以便将两个宏码的虚拟边界单元20和25之间的间距修改为间距S3。
图10A和图10B是显示根据本公开一些实施例所述的图8的APR区块85与APR区块85_1的摆放。如先前所描述，边界标记70是由虚拟边界单元20所形成，而边界标记75是由虚拟边界单元25所形成。此外，APR块85的边界标记被分成在APR区块85的右上角周围的边界标记75，和围绕APR区块85的其他角落周围的边界标记70。此外，APR区块85_1的边界标记被分为在左上角、左侧和下侧周围的边界标记75，以及在APR区块85_1的右上角和右侧周围的边界标记70。
如果将APR区块85_1设置在APR区块85的右侧，则APR区块85_1左侧的边界标记75将相对于在APR区块85右侧的第一边界标记70和/或边界标记75。假如APR区块85_1左侧的边界标记75相对于在APR区块85右侧的第一边界标记70和/或边界标记75，则APR区块85和85_1之间的距离等于间隔S3，如图10A所显示。假如APR区块85_1左侧的边界标记75仅相对于在APR区块85右侧的边界标记75，则APR区块85和85_1之间的距离等于间隔S2，如图10B所显示。例如，图10A的APR区块85_1可以向上移动距离Y1以得到图10B的APR区块85_1。
图11A和图11B是显示根据本公开的一些实施例所述的宏码10_3和10_4的摆放。宏码10_3包括主要图案30_3和宏码边界40_3，且宏码边界40_3是由虚拟边界单元20所形成。宏码10_4包括主要图案30_4和宏码边界40_4，以及宏码边界40_4是由虚拟边界单元20所形成。
在图11A中，宏码10_3的宏码边界40_3的右侧与宏码10_4的宏码边界40_4的左侧部分地接触。此外，宏码边界40_3和40_4所接触的虚拟边界单元20会完全地对准。
在图11B中，宏码10_3的宏码边界40_3的下侧是部分地接触宏码10_4的宏码边界40_4的上侧。此外，宏码边界40_3和40_4所接触的虚拟边界单元20会完全地对准。
图12A和图12B是显示根据本公开的一些实施例所述的宏码10_5和10_6的摆放。宏码10_5包括主要图案30_5和宏码边界40_5，而宏码边界40_5是由虚拟边界单元20所形成。宏码10_6包括主要图案30_6和宏码边界40_6，以及宏码边界40_6是由虚拟边界单元20所形成。
在图12A中，宏码10_5的宏码边界40_5的右侧与宏码10_6的宏码边界40_6的左侧部分地接触。此外，宏码边界40_5和40_6所接触的虚拟边界单元20是基于网格对齐。换言之，宏码边界40_5和40_6的所接触的虚拟边界单元20的上侧和下侧不会对齐(例如交错)。
在图12B中，宏码10_5的宏码边界40_5的下侧与宏码10_6的宏码边界40_6的上侧是部分地接触。此外，宏码边界40_5和40_6的所接触的虚拟边界单元20是基于网格对齐。换言之，宏码边界40_5和40_6的所接触的虚拟边界单元20的左侧和右侧不对齐(例如交错)。
图13是显示根据本公开一些实施例所述的宏码10_7和10_8的IP合并阶段330和虚拟处理阶段340。在图13中，宏码10_7通过通道(未显示)的子通道327与宏码10_8分开。宏码10_7包括主要图案30_7和由虚拟边界单元20形成的宏码边界40_7。如先前所描述，主要图案30_7包括具有第一栅极长度Lg1的晶体管，以及虚拟边界单元20为具有第一栅极长度Lg1的第一类型的虚拟边界单元LgS。宏码10_8包括主要图案35_8和由虚拟边界单元25形成的宏码边界45_8。如先前所描述，主要图案35_8包括具有第二栅极长度Lg2的晶体管，以及虚拟边界单元25是具有第二栅极长度Lg2的第二类型的虚拟边界单元LgL。在IP合并阶段330中，宏码10_7和10_8以及子通道327以GDS格式被合并。子通道327填充有边界单元25(即预设边界单元)。在虚拟处理阶段340中，将子通道327内且靠近宏码10_7的虚拟边界单元20的虚拟边界单元25替换为虚拟边界单元20。
图14是显示通过传统虚拟单元插入技术得到的摆放410和通过图2的方法得到的摆放420。在摆放410中，宏码430是一个黑盒，即没有GDS图案的方盒。在顶层虚拟插入期间，宏码430的虚拟单元(例如边界单元)470向上移动，而具有通道440的虚拟单元470会向下移动，以便得到足够的空间以避免冲突。在摆放410中，虚拟单元的插入行为取决于环境，且不适合宏码430。此外，如箭头480所显示，宏码430中的虚拟单元470存在多余的空白空间。换言之，虚拟单元470将远离宏码430的边缘，从而降低了对宏码430的IP保护。因为不容易预测哪个邻居将靠近宏码430，所以宏码430内的虚拟单元470的位置将被移动。此外，如果在顶级虚拟插入中更改了一个宏码，则宏码的GDS也将改变，并且将再次执行顶级虚拟插入以避免冲突。
在摆放420中，宏码450是黑盒，即没有GDS图样的方盒。宏码450的虚拟单元(例如边界单元)470被摆放在较早的阶段(或层次)中，例如在第一层级中。此外，宏码450的虚拟单元470靠近宏码450的边缘。通道460内的虚拟单元470在目前阶段中被摆放，例如在第二层级中。在目前阶段中，宏码450的虚拟单元470将不被移动。此外，根据宏码450的虚拟单元470的位置可决定通道460内的虚拟单元470的位置，以避免冲突。由于宏码430的GDS没有改变，因此减少了顶级虚拟插入的执行时间。
图15是显示根据本公开一些实施例所述的电脑系统500。电脑系统500包括电脑510、显示装置520与使用者输入接口530，其中电脑510包括处理器540、存储器550和存储装置560。电脑510耦接至显示装置520以及使用者输入接口530，其中电脑510可操作电子设计自动化(electronic design automation，EDA)工具。此外，电脑510可接收关于集成电路的布局的信息，并将布局的特征显示在显示装置520。在一些实施例中，显示装置520是用于电脑510的图形使用者接口(GUI)。此外，显示装置520与使用者输入接口530可实现于电脑510中。使用者输入接口530可以是键盘、鼠标等。在电脑510中，存储装置560可存储作业系统、应用程序与数据，其包括应用程序所需的输入及/或由应用程序所产生的输出。电脑510的处理器540可通过本公开内容所暗示或明确描述的任何方法，执行一或多个操作动作(不论是自动执行或通过使用者输入)。此外，在操作期间，处理器540可将存储装置560的应用程序载入至存储器550，使得应用程序可被使用者使用，以产生、检视及/或编辑用于集成电路设计的相关配置。
在一些实施例中，包括存储有控制逻辑(软件)的电脑可用或可读媒体的设备或制造也被称为电脑程序产品或程序存储装置。此包括但不限于电脑系统500与存储器550以及实施上述的任意组合的有形制品。当由一或多个数据处理装置(例如电脑系统500)执行时，这种控制逻辑会使这些数据处理装置如本文所述一样运行。
在一些实施例中，图1与图2的操作被实现为存储于非暂时性电脑可读取记录媒体中的程序功能。非暂时性电脑可读取记录媒体的实例包括但不仅限于外部的/可移除的及/或内部的/内建的(built-in)存储器或存储器单元，例如一或多个光盘(例如数字视频光盘(DVD)、磁盘(例如硬盘)、半导体存储器(例如，ROM、RAM、存储卡)等。
在此公开中所描述的布局与摆放可被部分地，或完全地存储在电脑可读取的存储媒体及/或硬件模块及/或硬件设备上。电脑可读取的存储媒体包含，但并未受限于挥发性存储器、非挥发性记忆体(非易失性存储器)、诸如碟片驱动器的磁性及光学存储装置、磁带、光盘片(CD)、数字影音光盘机或数字视频碟片(数字多功能碟片或数字视频碟片)、或目前所已知或之后将发展的能存储码及/或数据的其他媒体。在此公开中所描述的硬件模块或设备包含，但并未受限于应用特定集成电路(ASIC)、场效可规划栅极阵列(FPGA)、专用或共享的处理器、及/或目前已知或之后将发展的其他的硬件模块或设备。
在此公开中所描述的方法及操作可被部分地，或完全地实施为被存储在电脑可读取的存储媒体或装置中的代码及/或数据，使得当电脑系统读取及执行该代码及/或数据时，该电脑系统可执行相关联的方法及处理。方法及操作亦可被部分地，或完全地实施于硬件模块或设备中，使得当该等硬件模块或设备被启用时，它们可执行相关联的方法及处理。应注意的是，该等方法及操作可使用代码、数据、及硬件模块或设备的组合而实施。
本公开实施例提供了用于插入虚拟边界单元在宏码/IP和集成电路中的方法。通过使用对应于不同栅极长度的不同类型的虚拟边界单元来保护IP/宏码，可以得到均匀的IP/宏码边界模式。每种类型的虚拟边界单元对应个别的栅极长度。不同类型的虚拟边界单元具有相同的宽度和相同的长度。此外，各种类型的虚拟边界单元可以彼此交换。再者，边界标记是用于识别虚拟边界单元的类型。每个宏码都被相对应的虚拟边界单元所包围，以进行保护。由于不同类型的虚拟边界单元具有相同的形状和大小，因此很容易邻接宏码。此外，虚拟边界单元的宽度/长度由技术世代定义。此外，在通道中，虚拟边界单元尽可能接近每个宏码的宏码边界。合并具有宏码边界的宏码和通道，以及通道内的某些虚拟边界单元会替换为其他类型的虚拟边界单元，以便提供顶层级的虚拟防护。
本公开提供一种插入虚拟边界单元至集成电路的方法。该方法包括：将多个宏码和一个顶部通道合并成集成电路的布局图。顶部通道是设置在宏码之间，并填充有多个第一虚拟边界单元。每个宏码都包含一个宏码边界以及由宏码边界包围的主要图案。该方法还包括：用多个第二虚拟边界单元替换顶部通道内以及宏码的第一宏码和第二宏码之间的第一虚拟边界单元，而第一和第二宏码的宏码边界是由第二虚拟边界单元所形成。第一虚拟边界单元内的虚拟图案的第一栅极长度大于第二虚拟边界单元内的虚拟图案的第二栅极长度。第一虚拟边界单元和第二虚拟边界单元具有相同的尺寸。
在一些实施例中，在第一宏码和第二宏码的每一个中，在主要图案和宏码边界之间的间隙被第二虚拟边界单元填充。
在一些实施例中，第一宏码的主要图案包括具有第一栅极长度的多个晶体管，且第二宏码的主要图案包括具有第二栅极长度的多个晶体管。第一宏码内主要图案与宏码边界之间的距离等于第二宏码内主要图案与宏码边界之间的距离。
在一些实施例中，插入虚拟边界单元至集成电路的方法还包括：在布局图上执行设计规则检查(DRC)之后，制造集成电路。
在一些实施例中，插入虚拟边界单元至集成电路的方法还包括：将顶部通道内且在宏码的第一宏码与第三宏码之间的一部分的第一虚拟边界单元替换为第二虚拟边界单元。第三宏码的宏码边界是由第一虚拟边界单元所形成。该部分的第一虚拟边界单元与第一宏码的宏码边界接触。
在一些实施例中，将多个宏码和一个顶部通道合并成集成电路的布局图还包括：安排宏码的第四宏码接触宏码的第五宏码。第四和第五宏码的宏码边界是由相同的第一或第二虚拟边界单元所形成。
在一些实施例中，第四宏码和第五宏码的主要图案包括具有相同的栅极长度的多个晶体管。
在一些实施例中，第四宏码的一部分的宏码边界与第五宏码的一部分的宏码边界接触，以及第四和第五宏码的宏码边界的该部分的第一或第二虚拟边界单元是完全地对齐或基于网格对齐。
本公开提供一种插入虚拟边界单元至集成电路的方法。该方法包括：得到集成电路的多个宏码的布局信息、根据布局信息得到每个宏码的个别主要图案、设置多个第一虚拟边界单元以形成宏码的每一第一宏码的第一宏码边界，其中各第一宏码的主要图案包括多个具有第一栅极长度的晶体管、设置多个第二虚拟边界单元，以形成宏码的每一第二宏码的第二宏码边界，其中每一第二宏码的主要图案包括多个具有第二栅极长度的晶体管、以及将第一宏码和第二宏码与顶部通道合并成集成电路的布局图。顶部通道设置在第一宏码和第二宏码之间，并填充第一虚拟边界单元。第一虚拟边界单元的多个虚拟图案具有第一栅极长度，以及第二虚拟边界单元的多个虚拟图案具有第二栅极长度。第一栅极长度不同于第二栅极长度。
在一些实施例中，插入虚拟边界单元至集成电路的方法还包括：将在顶部通道内且在第二宏码和另一个第二宏码之间的第一虚拟边界单元替换为第二虚拟边界单元。第一和第二虚拟边界单元的大小相同。
在一些实施例中，在每一第一宏码中，在主要图案和第一宏码边界之间的间隙被第一虚拟边界单元填充，以及在每一第二宏码中，在主要图案和第二个宏码边界之间的间隙填充了第二虚拟边界单元。
在一些实施例中，第一宏码中主要图案与第一宏码边界之间的距离大于第二宏码中主要图案与第二宏码边界之间的距离。
在一些实施例中，插入虚拟边界单元至集成电路的方法还包括：在布局图上执行设计规则检查(DRC)之后，制造集成电路。
在一些实施例中，插入虚拟边界单元至集成电路的方法还包括：将在顶部通道内且在第一宏码的一者与第二宏码的一者之间的一部分的第一虚拟边界单元替换成第二虚拟边界单元。第一虚拟边界单元的该部分与第二宏码的该者的第二虚拟边界接触。
在一些实施例中，第一宏码的一者的一部分的第一宏码边界与另一第一宏码的一部分的第一宏码边界接触，以及第一宏码的该部分的第一宏码边界的第一虚拟边界单元是完全地对齐或基于网格对齐。
在一些实施例中，第二宏码的一者的一部分的第二宏码边界与另一第二宏码的一部分的第二宏码边界接触，以及第二宏码的该部分的第二宏码边界的第二虚拟边界单元是完全地对齐或基于网格对齐。
本公开提供一种集成电路。集成电路包括多个第一宏码、多个第二宏码与在第一宏码与第二宏码之间的顶部通道。每一第一宏码包括第一宏码边界和被第一宏码边界包围的第一主要图案。第一宏码边界是由多个第一虚拟边界单元所形成。每一第二宏码包括第二宏码边界和被第二宏码边界包围的第二主要图案。第二宏码边界是由多个第二虚拟边界单元形成。顶部通道被第一虚拟边界单元填充。第一虚拟边界单元内的虚拟图案的第一栅极长度大于第二虚拟边界单元内的虚拟图案的第二栅极长度。每一第一宏码的第一主要图案包括多个具有第一栅极长度的晶体管，而每一第二宏码的第二主要图案包括多个具有第二栅极长度的晶体管。
在一些实施例中，在每一第一宏码中，第一主要图案和第一虚拟边界之间的间隙被第一虚拟边界单元填充。在每一第二宏码中，第二主要图案和第二虚拟边界之间的间隙被第二虚拟边界单元填充。
在一些实施例中，第一宏码内的第一主要图案与第一宏码边界之间的距离大于第二宏码内第二主要图案与第二宏码边界之间的距离。
在一些实施例中，在两个第二宏码之间的一部分的顶部通道是由第二虚拟边界单元所形成。
虽然本发明已以优选实施例发明如上，然其并非用以限定本发明，任何所属技术领域中包括通常知识者，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (1)

1.一种插入虚拟边界单元至一集成电路的方法，包括：
将多个宏码和一顶部通道合并成上述集成电路的一布局图，其中上述顶部通道是设置在上述宏码之间，并填充有多个第一虚拟边界单元，以及每一上述宏码都包含一宏码边界以及由上述宏码边界包围的一主要图案；以及
用多个第二虚拟边界单元替换上述顶部通道内及上述宏码的一第一宏码和一第二宏码之间的上述第一虚拟边界单元，其中上述第一宏码和上述第二宏码的上述宏码边界是由上述第二虚拟边界单元所形成，
其中上述第一虚拟边界单元内的虚拟图案的一第一栅极长度大于上述第二虚拟边界单元内的虚拟图案的一第二栅极长度，以及上述第一虚拟边界单元和上述第二虚拟边界单元具有相同的尺寸。
CN202010788237.6A 2019-08-07 2020-08-07 插入虚拟边界单元至集成电路的方法 Pending CN112347730A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962883743P 2019-08-07 2019-08-07
US62/883,743 2019-08-07
US16/885,657 US11443094B2 (en) 2019-08-07 2020-05-28 Method of inserting dummy boundary cells for macro/IP and IC
US16/885,657 2020-05-28

Publications (1)

Publication Number Publication Date
CN112347730A true CN112347730A (zh) 2021-02-09

Family

ID=74357739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010788237.6A Pending CN112347730A (zh) 2019-08-07 2020-08-07 插入虚拟边界单元至集成电路的方法

Country Status (2)

Country Link
US (2) US11941338B2 (zh)
CN (1) CN112347730A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047516A (ja) * 2002-07-08 2004-02-12 Nec Electronics Corp 半導体集積回路装置及び半導体集積回路装置のレイアウト方法
JP4837870B2 (ja) * 2002-11-05 2011-12-14 株式会社リコー 半導体集積回路のレイアウト設計方法
JP2006344176A (ja) * 2005-06-10 2006-12-21 Nec Electronics Corp 密度を考慮したマクロ配置設計装置、プログラム及び設計方法
US8037442B2 (en) * 2008-11-26 2011-10-11 Synopsys, Inc. Method and apparatus for scaling I/O-cell placement during die-size optimization
US9158883B2 (en) 2012-08-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. System for designing a semiconductor device, device made, and method of using the system

Also Published As

Publication number Publication date
US20240202420A1 (en) 2024-06-20
US11941338B2 (en) 2024-03-26
US20220358276A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
US11443094B2 (en) Method of inserting dummy boundary cells for macro/IP and IC
KR100939786B1 (ko) 제조능력을 위한 디자인
US20210248298A1 (en) Integrated circuit structure
US11983475B2 (en) Method for manufacturing a cell having pins and semiconductor device based on same
TW202018869A (zh) 積體電路佈局方法
JP4274814B2 (ja) 半導体集積回路の設計方法、設計装置、セルライブラリのデータ構造および自動レイアウトプログラム
US11296070B2 (en) Integrated circuit with backside power rail and backside interconnect
CN113361223A (zh) 一种面向sot-mram相关电路的自旋电子工艺设计系统
TW202002122A (zh) 調整積體電路的方法
CN114781301A (zh) 模拟集成电路布局的产生系统与方法
TW202331580A (zh) 積體電路的佈局圖的修改方法及修改系統及電腦編程產品
CN112347730A (zh) 插入虚拟边界单元至集成电路的方法
US20210202384A1 (en) Dual power structure with efficient layout
US11755815B2 (en) System and method for improving design performance through placement of functional and spare cells by leveraging LDE effect
US10509888B1 (en) System and method for forming integrated device
Xiang et al. Is your layout density verification exact? A fast exact algorithm for density calculation
US20230237235A1 (en) Method of implementing an integrated circuit having a narrow-width cell and a wider-width cell with same functionality
US20230267261A1 (en) Design system, design method and method of manufacture of semiconductor device
US11092885B2 (en) Manufacturing methods of semiconductor devices
US20240070364A1 (en) Circuit cells having power grid stubs
US20220328409A1 (en) Targeted power grid structure and method
Xiang et al. Is Your Layout-Density Verification Exact?—A Fast Exact Deep Submicrometer Density Calculation Algorithm
JP2007273847A (ja) 半導体集積回路装置の設計方法及び設計装置
JP2008098207A (ja) 半導体集積回路装置の配線方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210209

WD01 Invention patent application deemed withdrawn after publication