JP2003257196A - 半導体メモリ - Google Patents

半導体メモリ

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JP2003257196A
JP2003257196A JP2002054367A JP2002054367A JP2003257196A JP 2003257196 A JP2003257196 A JP 2003257196A JP 2002054367 A JP2002054367 A JP 2002054367A JP 2002054367 A JP2002054367 A JP 2002054367A JP 2003257196 A JP2003257196 A JP 2003257196A
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semiconductor memory
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Takashi Sugiyama
崇 杉山
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Sharp Corp
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Abstract

(57)【要約】 【課題】 アドレスの通過と、アドレスの固定と、アド
レスのシフトを、１つの回路で行わせることで、無駄な
電力消費をなくし、アセンブリ後に不良メモリセルが発
生しても、アドレス入力端子の位置を変更することな
く、本来の容量よりも小さな容量の良品デバイスとして
使用できるようにする。 【解決手段】 半導体メモリにおいて、複数のアドレス
パッドと、複数のアドレスバッファとの間に、複数のア
ドレス入力選択回路を設け、各アドレス入力選択回路
が、２つの制御信号の値に応じて、ＬレベルまたはＨレ
ベルに固定された値と、対応するアドレスパッドからの
ビットデータと、対応するアドレスパッドよりも１つ下
位のアドレスパッドからのビットデータとの、いずれか
１つを選択して、対応するアドレスバッファに送出する
ように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、さらに詳しくは、半導体メモリ内に不良メモリセル
が存在する場合に、その不良メモリセルの領域を使用せ
ず、記憶容量の小さなメモリとして用いるようにした半
導体メモリに関する。
【０００２】
【従来の技術】この種の半導体メモリとして、特開昭５
９−４０３９２号公報に示されているようなものが知ら
れている。この半導体メモリの内容を図６を用いて説明
する。
【０００３】図６は半導体メモリのアドレスデータ入力
部のみを示している。この図において、１１0〜１１nは
複数ビットのアドレスデータＡ0〜Ａnが供給されるアド
レス入力端子（以下ピンと称する）であり、このピン１
１0〜１１nに対応して、各アドレスデータＡ0〜Ａnから
互いに相補関係にある各一対のアドレスデータＡ0，Ａ0
バー（Ａ0の反転出力），Ａ1，Ａ1バー，・・・，Ａn，
Ａnバーをそれぞれ出力するアドレスバッファ１２0〜１
２nが設けられている。
【０００４】複数の各ピン１１0〜１１nとそれらに対応
する複数の各アドレスバッファ１２ 0〜１２nとの間に
は、複数の各エンハンスメント型のＭＯＳＦＥＴ１３0
〜１３nのドレイン、ソース間が挿入されている。ま
た、各ピン１１0〜１１n-1と、それぞれ１ビットだけ上
位の各アドレスバッファ１２1〜１２nの入力端との間に
は、複数の各エンハンスメント型のＭＯＳＦＥＴ１４0
〜１４n-1のドレイン、ソース間が挿入されている。
【０００５】複数のＭＯＳＦＥＴ１３0〜１３nの各ゲー
ト、および複数のＭＯＳＦＥＴ１４ 0〜１４n-1の各ゲー
トは、それぞれ共通の各配線１５，１６によって接続さ
れている。
【０００６】そして、一方の配線１５の図中上側に位置
する端部は、ディプレッション型のＭＯＳＦＥＴ１７を
介して、正極性の電源電圧ＶDD印加点に接続されてい
る。そして、このＭＯＳＦＥＴ１７のゲートも、電源電
圧ＶDD印加点に接続されている。また、配線１５の図中
下側に位置する端部は、ディプレッション型のＭＯＳＦ
ＥＴ１８を介して、基準の電源電圧ＶSS印加点に接続さ
れている。そして、このＭＯＳＦＥＴ１８のゲートも、
電源電圧ＶSS印加点に接続されている。また、上記両Ｍ
ＯＳＦＥＴ１７，１８の寸法が適宜に設定されて、 配
線１５のレベルが論理“１”となるように保たれてい
る。
【０００７】なお、本明細書で述べる論理“０”および
論理“１”とは、たとえば０ボルトをＬ（ロー）レベル
の信号とし、５ボルトをＨ（ハイ）レベルの信号とし
て、これらの信号で動作する論理回路を用いた場合であ
れば、論理“０”とはＬレベルの信号を意味し、論理
“１”とはＨレベルの信号を意味するものである。
【０００８】他方の配線１６の図中上側に位置する端部
は、ディプレッション型のＭＯＳＦＥＴ１９を介して、
基準の電源電圧ＶSS印加点に接続されている。そして、
このＭＯＳＦＥＴ１９のゲートも、電源電圧ＶSS印加点
に接続されている。また、配線１６の図中下側に位置す
る端部は、ディプレッション型のＭＯＳＦＥＴ２０を介
して、電源電圧ＶDD印加点に接続されている。そして、
このＭＯＳＦＥＴ２０のゲートも電源電圧ＶDD印加点に
接続されている。また、上記両ＭＯＳＦＥＴ１９，２０
の寸法が適宜に設定されて、配線１６のレベルが論理
“０”となるように保たれている。
【０００９】図７（ａ）および図７（ｂ）は上記各アド
レスバッファ１２0〜１２nの各アドレスデータ出力端に
設けられるアドレス固定回路を示している。これらのア
ドレス固定回路は、出力端に与えられるアドレスデータ
にかかわらず、その各出力データＡi，Ａiバーを制御信
号Ｆ11，Ｆ12に応じて任意に固定するものである。そし
て、これらの回路は図示するように、それぞれ２つのエ
ンハンスメント型のＭＯＳＦＥＴ３１，３２、およびＭ
ＯＳＦＥＴ３３，３４で構成されている。
【００１０】この半導体メモリのアドレスデータ入力部
の動作は以下のようになる。通常の状態では、ＭＯＳＦ
ＥＴ１３0〜１３nはすべてオン状態であり、ＭＯＳＦＥ
Ｔ１４0〜１４n-1はすべてオフ状態である。このため、
各ピン１１0〜１１nに供給されるアドレスデータＡ0〜
Ａnは、オン状態にある各ＭＯＳＦＥＴ１３0〜１３nを
それぞれ介して、対応する各アドレスバッファ１２0〜
１２nの入力端子に伝えられる。この場合には、アドレ
スデータＡ0〜Ａnによって、図示しないすべてのメモリ
セルが選択される。すなわち、この場合は不良メモリセ
ルが発生していないときである。
【００１１】図５はメモリセルアレイを示す図であり、
このメモリセルアレイの左半分をアドレスデータＡn＝
０で選択し、右半分をアドレスデータＡn＝１で選択す
るものとする。そして、図中のＸ領域内、すなわちアド
レスデータＡn＝０の領域内に不良メモリセルが発生し
た場合について説明する。
【００１２】この場合には、アドレスデータＡn＝０の
メモリ領域（Ｘ領域）を使用しないようにする。そのた
めには、アドレスバッファ１２n内の図７に示したアド
レス固定回路において、制御信号Ｆ11を“１”に設定す
る。すると、ピン１１nに供給されるアドレスデータに
関わらず、アドレスデータＡnは“１”となって、アド
レスデータＡn＝０のメモリ領域は選択されない。
【００１３】したがって、半導体メモリのアドレスデー
タＡn＝０の領域内に不良メモリセルが発生しても、最
上位ビットのピン１１nを不使用として、この半導体メ
モリを、本来の１／２の記憶容量を持つメモリとして使
用することができる。
【００１４】次に、図５中のＷ１，Ｗ３の領域内、すな
わちアドレスデータＡn-1＝０の領域内に不良メモリセ
ルが発生した場合について説明する。この場合には、ア
ドレスデータＡn-1＝０のメモリ領域（Ｗ１，Ｗ３の領
域）を使用しないようにする。そのためには、アドレス
バッファ１２n-1内の図７に示したアドレス固定回路に
おいて、制御信号Ｆ11を“１”に設定する。すると、ピ
ン１１n-1に供給されるアドレスデータに関わらず、ア
ドレスデータＡn-1は“１”となって、アドレスデータ
Ａn-1＝０のメモリ領域は選択されない。
【００１５】そして、この場合には、アドレスデータＡ
n-1の伝送経路をシフトさせるために、ＭＯＳＦＥＴ１
３0〜１３n-2，１４n-1をオン状態に設定し、ＭＯＳＦ
ＥＴ１４0〜１４n-2，１３n-1，１３nをオフ状態に設定
する。
【００１６】この設定は、各配線１５，１６をＭＯＳＦ
ＥＴ１７，１９からそれぞれ切り離すことにより行う。
具体的には、両配線１５，１６を多結晶シリコン、ある
いはアルミニウムで形成しておく。そして、この両配線
１５，１６のＭＯＳＦＥＴ１３n-2とＭＯＳＦＥＴ１３
n-1のゲート接続点の間、およびＭＯＳＦＥＴ１４n-2と
ＭＯＳＦＥＴ１４n-1のゲート接続点の間に、それぞれ
レーザ光を照射することにより、両配線１５，１６を溶
断する。
【００１７】これにより、今まで論理“１”に保たれて
いた配線１５は、ＭＯＳＦＥＴ１３ n-1のゲートを境に
して論理“０”となり、ＭＯＳＦＥＴ１３n-1，１３nが
オフする。また、今まで論理“０”に保たれていた配線
１６は、ＭＯＳＦＥＴ１４n- 1のゲートを境にして論理
“１”となり、ＭＯＳＦＥＴ１４n-1がオンする。
【００１８】このような操作により、アドレスデータＡ
n-1の伝送経路がシフトされ、本来、アドレスデータＡ
n-1に対応しているアドレスバッファ１２n-1の出力を固
定したにもかかわらず、外部から見れば、あたかもアド
レスデータＡnが固定されたかのように見える。
【００１９】したがって、半導体メモリのアドレスデー
タＡn-1＝０の領域内に不良メモリセルが発生しても、
最上位ビットのピン１１nを不使用として、この半導体
メモリを、本来の１／２の記憶容量を持つメモリとして
使用することができる。
【００２０】また、特開２００１−２８１９８号公報に
示されているような、ヒューズの溶断によりアドレス信
号を固定するようにした半導体メモリも知られている。
この半導体メモリでは、アドレスデータを論理“０”ま
たは“１”に固定する方法として、図８に示すような回
路を用いている。図において、ａはアドレスデータが入
力されるアドレスパッド、ｂ，ｃはＰチャネルトランジ
スタ、ｊ，ｋ，ｇはＮチャネルトランジスタ、ｄ，ｅ，
ｆ，ｈ，ｉはヒューズである。
【００２１】アドレスパッドａは、ヒューズｆを介して
アドレスバッファに接続されている。Ｐチャネルトラン
ジスタｂのゲートはＧＮＤに接続され、ソースはＶCCに
接続され、ドレインは、ヒューズｄ，ｈを介して、Ｎチ
ャネルトランジスタｊのドレインに接続されている。Ｎ
チャネルトランジスタｊのゲートはＶCCに接続され、ソ
ースはＧＮＤに接続されている。
【００２２】ＰチャネルトランジスタｃのゲートはＧＮ
Ｄに接続され、ソースはＶCCに接続され、ドレインは、
ヒューズｅ，ｉを介して、Ｎチャネルトランジスタｋの
ドレインに接続されている。Ｎチャネルトランジスタｋ
のゲートはＶCCに接続され、ソースはＧＮＤに接続され
ている。
【００２３】ＰチャネルトランジスタｂとＮチャネルト
ランジスタｊの配線間のノードをＡとし、Ｐチャネルト
ランジスタｃとＮチャネルトランジスタｋの配線間のノ
ードをＢとすると、Ｎチャネルトランジスタｇのゲート
は、ノードＢに接続され、ソースはノードＡに接続さ
れ、ドレインはアドレスバッファに接続されている。
【００２４】ここで、Ｐチャネルトランジスタｂ，ｃの
寸法、およびＮチャネルトランジスタｊ，ｋの寸法は、
ノードＡの電位が論理“１”、ノードＢの電位が論理
“０”となるように適宜設定されている。
【００２５】デバイス本来の容量すべてを読み出し可能
とする場合、すなわち、アドレスパッドのビットデータ
をそのままアドレスバッファへ入力する場合を説明す
る。この場合には、ポリシリコンヒューズｄ，ｈ，ｅ，
ｉを溶断する。すると、アドレスパッドａからの入力
が、ポリシリコンヒューズｆを介し、そのままアドレス
バッファへ入力され、デバイス本来の容量すべてが読み
出し可能となる。
【００２６】次に、アドレスバッファへの入力を“０”
に固定する場合を説明する。この場合には、アドレスパ
ッドからの入力がアドレスバッファに入らないように、
ヒューズｆをレーザ等で溶断する。次に、ヒューズｄを
溶断して、ノードＡの電位を論理“０”にする。さらに
ヒューズｉを溶断して、ノードＢの電位を論理“１”に
することで、Ｎチャネルトランジスタｇをオンさせる。
【００２７】その結果、ノードＡの電位（論理“０”）
がそのままアドレスバッファへの入力となり、アドレス
データがどのような値であっても、アドレスバッファへ
の入力は“０”に固定される。
【００２８】次に、アドレスバッファへの入力を“１”
に固定する場合を説明する。この場合も、アドレスパッ
ドからの入力がアドレスバッファに入らないように、ヒ
ューズｆをレーザ等で溶断する。次に、ヒューズｈを溶
断して、ノードＡの電位を論理“１”にする。さらにヒ
ューズｉを溶断して、ノードＢの電位を論理“１”にす
ることで、Ｎチャネルトランジスタｇをオンさせる。
【００２９】その結果、ノードＡの電位（論理“１”）
がそのままアドレスバッファへの入力となり、アドレス
データがどのような値であっても、アドレスバッファへ
の入力は“１”に固定される。
【００３０】
【発明が解決しようとする課題】しかしながら、特開昭
５９−４０３９２号公報に記載の半導体メモリでは、図
６において、配線１５のレベルはＭＯＳＦＥＴ１７，１
８によって論理“１”に保たれ、配線１６のレベルはＭ
ＯＳＦＥＴ１９，２０によって論理“０”に保たれてい
る。このため、メモリ領域に不良メモリセルがない場
合、つまり本来の記憶容量をすべて使用する場合には、
配線１５，１６に電流が流れ、これによる電力消費が常
時生じることになる。
【００３１】また、特開２００１−２８１９８号公報に
記載の半導体メモリでは、無駄な配線による電力消費は
ないが、ヒューズをレーザ照射で溶断しなければならな
い。このため、アセンブリ後のデバイスでは、アドレス
データを固定することができず、不良品を救済すること
は不可能である。
【００３２】本発明は、このような事情を考慮してなさ
れたもので、アドレスの通過と、アドレスの固定と、ア
ドレスのシフトを、１つの回路で行うようにすることに
より、半導体メモリの無駄な電力消費をなくし、アセン
ブリ後に不良メモリセルが発生した半導体メモリであっ
ても、アドレス入力端子の位置を変更することなく、本
来の容量よりも小さな容量の良品デバイスとして使用で
きるようにすることを目的としている。
【００３３】
【課題を解決するための手段】本発明は、複数のメモリ
セルを有する半導体メモリにおいて、メモリセル領域を
指定するための複数ビットからなるアドレスデータの各
ビットデータがそれぞれ入力される複数のアドレスパッ
ドと、複数のアドレスパッドに一対一に対応して設けら
れ、アドレスデータの各ビットデータを、メモリセル領
域選択用の対応するアドレスデコーダにそれぞれ与える
複数のアドレスバッファと、複数のアドレスパッドとそ
れと同数のアドレスバッファとの間にそれぞれ設けられ
た複数のアドレス入力選択回路とを備え、各アドレス入
力選択回路が、ＬレベルまたはＨレベルの値をそれぞれ
とる２つの制御信号を受けるとともに、対応するアドレ
スパッドからのビットデータと、対応するアドレスパッ
ドよりも１つ下位のアドレスパッドからのビットデータ
とを受け、２つの制御信号の値に応じて、Ｌレベルまた
はＨレベルに固定された値と、対応するアドレスパッド
からのビットデータと、対応するアドレスパッドよりも
１つ下位のアドレスパッドからのビットデータとの、い
ずれか１つを選択して、対応するアドレスバッファに送
出することを特徴とする半導体メモリである。
【００３４】本発明によれば、各アドレス入力選択回路
は、２つの制御信号の値に応じて、ＬレベルまたはＨレ
ベルに固定された値と、対応するアドレスパッドからの
ビットデータと、対応するアドレスパッドよりも１つ下
位のアドレスパッドからのビットデータとの、いずれか
１つを選択して、対応するアドレスバッファに送出す
る。
【００３５】したがって、各アドレス入力選択回路の２
つの制御信号の値を適切に設定することにより、半導体
メモリ内に不良メモリセルが存在しない場合には、対応
するアドレスパッドからのビットデータを、対応するア
ドレスバッファにそのまま送出することが可能となる。
【００３６】また、半導体メモリ内に不良メモリセルが
存在する場合には、不良メモリセル領域に対応するアド
レスデータのビットを固定することが可能となる。そし
てその場合、ビットを固定したアドレス入力選択回路よ
りも下位のアドレス入力選択回路については、対応する
アドレスパッドからのビットデータを、対応するアドレ
スバッファにそのまま送出することが可能となる。そし
て、さらにその場合、ビットを固定したアドレス入力選
択回路よりも上位のアドレス入力選択回路については、
対応するアドレスパッドよりも１つ下位のアドレスパッ
ドからのビットデータを、対応するアドレスバッファに
送出することが可能となる。
【００３７】これにより、アセンブリ後に、アドレスデ
ータのいずれのビットに対応する領域に不良メモリセル
が発生しても、アドレス入力端子の位置を変更すること
なく、半導体デバイスを本来の容量よりも小さな容量の
良品デバイスとして救済することができる。また、無駄
な電力消費が生ずることもない。
【００３８】
【発明の実施の形態】本発明の半導体メモリは、複数の
メモリセルを有するものであればよく、その形態はどの
ようなものであってもよい。たとえば、ＲＡＭであれ
ば、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲ
ＡＭ（ＤＲＡＭ）など、いずれのＲＡＭであってもよ
い。また、ＲＯＭであれば、マスクＲＯＭ、ＰＲＯＭ、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＥＡＲＯＭなど、いずれの
ＲＯＭであってもよい。
【００３９】本発明において、アドレスパッドは、複数
設けられ、半導体メモリのメモリセル領域を指定するた
めの複数ビットからなるアドレスデータの各ビットデー
タがそれぞれ入力されるものであればよい。たとえば、
Ａ0〜Ａn-1（ｎ＝１０）のアドレス入力を持つ半導体メ
モリであれば、１０個のアドレスパッドに、それぞれア
ドレスデータが入力されるものであればよい。このアド
レスパッドとしては、当該分野で公知のアドレスパッド
を適用することができる。
【００４０】アドレスバッファは、複数のアドレスパッ
ドに一対一に対応して複数設けられ、アドレスデータの
各ビットデータを、メモリセル領域選択用の対応するア
ドレスデコーダにそれぞれ与えるものであればよい。こ
のアドレスバッファも、当該分野で公知のアドレスバッ
ファを適用することができる。
【００４１】アドレス入力選択回路は、複数のアドレス
パッドとそれと同数のアドレスバッファとの間にそれぞ
れ設けられていればよい。したがって、本発明において
は、アドレスパッドの数と、アドレスバッファの数と、
アドレス入力選択回路の数は、同数である。
【００４２】各アドレス入力選択回路は、Ｌレベルまた
はＨレベルの値をそれぞれとる２つの制御信号を受ける
とともに、対応するアドレスパッドからのビットデータ
と、対応するアドレスパッドよりも１つ下位のアドレス
パッドからのビットデータとを受ける。Ｌレベルまたは
Ｈレベルの値をとるとは、論理“０”または論理“１”
の値をとることを意味する。
【００４３】各アドレス入力選択回路は、また、２つの
制御信号の値に応じて、ＬレベルまたはＨレベルに固定
された値と、対応するアドレスパッドからのビットデー
タと、対応するアドレスパッドよりも１つ下位のアドレ
スパッドからのビットデータとの、いずれか１つを選択
して、対応するアドレスバッファに送出する。
【００４４】以下、図面に示す実施の形態に基づいて本
発明を詳述する。なお、本発明はこれによって限定され
るものではなく、各種の変形が可能である。
【００４５】図１は本発明による半導体メモリのアドレ
スデータ入力部を示すブロック図である。この図におい
て、１は半導体メモリであり、Ｌi（ｉ＝０〜ｎ（ｎは
１以上の整数）以下同じ）はアドレス入力端子、ＡＰi
はアドレスパッド、ＡＤiはアドレスバッファ、Ｃiはア
ドレス入力選択回路である。
【００４６】アドレス入力端子Ｌiには、半導体メモリ
１のアドレスを指定するためのアドレスデータＡiが入
力される。ここで、Ａ0は最下位のアドレスデータ、Ａn
は最上位のアドレスデータである。各アドレスデータは
１ビットのデータであり、論理“０”(Ｌレベル)か、ま
たは論理“１”（Ｈレベル）のいずれかの値をとる。
【００４７】半導体メモリは、そのピン接続が固定され
ている。たとえば１ワードが８ビット構成であり、Ａ0
〜Ａn-1（ｎ＝１０）のアドレス入力を持つ半導体メモ
リは、２４ピンのＤＩＰ型パッケージに納められてい
て、各アドレスデータは対応する各ピンに供給されるよ
うになっている。
【００４８】そして、半導体メモリを用いるシステムで
は、８キロビットメモリと１６キロビットメモリでの例
で述べれば、異なる容量のメモリ間で互換性を持たせる
ために、８キロビットメモリにおけるアドレスＡ0〜Ａ
n-1が供給されるピンと、１６キロビットメモリにおけ
るアドレスＡ0〜Ａn-1が供給されるピンは、同じ位置に
配置されている。
【００４９】このため、１６キロビットメモリにおいて
最上位のアドレスデータＡnが供給されるピンは、８キ
ロビットメモリでは配線されず単にピンが存在するだけ
である。
【００５０】したがって、１６キロビットメモリの一部
に不良メモリセルが存在する場合でも、最上位のアドレ
スデータＡnを“０”あるいは“１”に固定すること
で、１６キロビットメモリを１／２の容量の８キロビッ
トメモリとして使用することができるようにしている。
【００５１】アドレスパッドＡＰiは、アドレス入力端
子Ｌiに１対１に対応している。また、アドレスバッフ
ァＡＤiは、アドレスパッドＡＰiに１対１に対応して設
けられている。
【００５２】そして、アドレス入力選択回路Ｃiは、ア
ドレスパッドＡＰiとアドレスバッファＡＤiの間に、そ
れら両者に対応して同じ数だけ設けられている。
【００５３】各アドレス入力端子Ｌiは、各アドレスパ
ッドＡＰiに接続され、各アドレスパッドＡＰiは、各ア
ドレス入力選択回路Ｃiを介して、各アドレスバッファ
ＡＤiに接続されている。
【００５４】そして、アドレス入力選択回路Ｃiには、
それよりも１つ下位のアドレスパッドＡＰi-1が接続さ
れている。すなわち、最上位のアドレス入力選択回路Ｃ
nには、それよりも１つ下位のアドレスパッドＡＰn-1が
接続され、最上位から２番目のアドレス入力選択回路Ｃ
n-1には、それよりも１つ下位のアドレスパッドＡＰn -2
が接続され、以下、同様に、最下位よりも１つ上位のア
ドレス入力選択回路Ｃ 1には、最下位のアドレスパッド
ＡＰ0が接続されている。最下位のアドレス入力選択回
路Ｃ0には、最下位のアドレスパッドＡＰ0がショートし
て接続されている。この配線は、アドレスパッドＡＰi
に対して、アドレスバッファＡＤiを１つずつ上位にシ
フトさせるためのものである。
【００５５】また、アドレス入力選択回路Ｃiには、そ
れぞれ制御信号Ｓ１i，Ｓ２iが接続されている。各アド
レス入力選択回路Ｃiの出力は、対応する各アドレスバ
ッファＡＤiに送られる。
【００５６】図２はアドレス入力選択回路Ｃiの構成を
示す回路ブロック図である。アドレス入力選択回路Ｃi
は、５つのトランスファーゲートＴ1〜Ｔ5と、２つのイ
ンバータＩ1，Ｉ2で構成されている。そして、制御信号
Ｓ１i，Ｓ２iは、それぞれ論理“０”または論理“１”
のいずれかの値に適宜設定できるようになっており、こ
の制御信号Ｓ１i，Ｓ２iの４つの論理状態（０，０）、
（０，１）、（１，０）、（１，１）により、アドレス
バッファＡＤiに対する出力の状態を変化させるように
なっている。
【００５７】このアドレス入力選択回路Ｃiの接続状態
について説明する。任意のアドレスパッドＡＰiからの
アドレスデータＡiのラインは、トランスファーゲート
Ｔ2，Ｔ4を介して、アドレスバッファＡＤiへ接続され
ている。また、アドレスパッドＡＰiよりも１つ下位の
アドレスパッドＡＰi-1からのアドレスデータＡi-1のラ
インは、トランスファーゲートＴ3，Ｔ5を介して、アド
レスバッファＡＤiへ接続されている。
【００５８】各トランスファーゲートＴ1〜Ｔ5は、図３
に示すように、それぞれエンハンスメント形のＰチャネ
ルＭＯＳＦＥＴ（図中上側）と、エンハンスメント形の
ＮチャネルＭＯＳＦＥＴ（図中下側）とで構成されてい
る。
【００５９】制御信号Ｓ１iのラインは、トランスファ
ーゲートＴ1のＰチャネルＭＯＳＦＥＴのゲート、およ
びトランスファーゲートＴ2，Ｔ3のＮチャネルＭＯＳＦ
ＥＴのゲートに接続されている。また、インバータＩ１
を介して、トランスファーゲートＴ1のＮチャネルＭＯ
ＳＦＥＴのゲート、およびトランスファーゲートＴ2，
Ｔ 3のＰチャネルＭＯＳＦＥＴのゲートに接続されてい
る。
【００６０】制御信号Ｓ２iのラインは、トランスファ
ーゲートＴ4のＰチャネルＭＯＳＦＥＴのゲート、およ
びトランスファーゲートＴ5のＮチャネルＭＯＳＦＥＴ
のゲートに接続されている。また、インバータＩ２を介
して、トランスファーゲートＴ 4のＮチャネルＭＯＳＦ
ＥＴのゲート、およびトランスファーゲートＴ5のＰチ
ャネルＭＯＳＦＥＴのゲートに接続されている。
【００６１】次に、制御信号Ｓ１，Ｓ２の論理状態ごと
に、アドレス入力選択回路の出力状態を説明する。 （１）制御信号Ｓ１，Ｓ２の論理状態が（０，０）であ
る場合には、トランスファーゲートＴ1，Ｔ4がＯＮし、
トランスファーゲートＴ2，Ｔ3，Ｔ5がＯＦＦする。こ
のため、制御信号Ｓ２の値（論理値０）がトランスファ
ーゲートＴ1を介して、アドレスバッファＡＤiへ出力さ
れる。 （２）制御信号Ｓ１，Ｓ２の論理状態が（０，１）であ
る場合には、トランスファーゲートＴ1，Ｔ5がＯＮし、
トランスファーゲートＴ2，Ｔ3，Ｔ4がＯＦＦする。こ
のため、制御信号Ｓ２の値（論理値１）がトランスファ
ーゲートＴ1を介して、アドレスバッファＡＤiへ出力さ
れる。 （３）制御信号Ｓ１，Ｓ２の論理状態が（１，０）であ
る場合には、トランスファーゲートＴ2，Ｔ3，Ｔ4がＯ
Ｎし、トランスファーゲートＴ1，Ｔ5がＯＦＦする。こ
のため、アドレスデータＡiが、トランスファーゲート
Ｔ2，Ｔ4を介して、そのままアドレスバッファＡＤiへ
出力される。 （４）制御信号Ｓ１，Ｓ２の論理状態が（１，１）であ
る場合には、トランスファーゲートＴ2，Ｔ3，Ｔ5がＯ
Ｎし、トランスファーゲートＴ1，Ｔ4がＯＦＦする。こ
のため、１つ下位のアドレスデータＡi-1が、トランス
ファーゲートＴ3，Ｔ5を介して、アドレスバッファＡＤ
iへ出力される。
【００６２】図４は制御信号Ｓ１，Ｓ２の状態とアドレ
スバッファＡＤiへの出力状態の関係を示す説明図であ
り、この図に示すように、制御信号Ｓ１，Ｓ２の状態に
応じて、アドレスバッファＡＤiへの出力状態が変化す
る。
【００６３】図５は半導体メモリのアドレスデータとそ
のアドレスデータによって指定される領域との関係を示
す説明図である。この図に示すように、たとえば、半導
体メモリの領域をアドレスデータＡ0〜Ａnで指定する場
合、最上位のアドレスデータＡnの値が論理“０”（Ａn
＝０)であればＸ領域の指定となり、論理“１”（Ａn＝
１)であればＹ領域の指定となる場合について説明す
る。
【００６４】ここで、最上位のアドレスデータＡnの値
が論理“０”（Ａn＝０）で選択されるＸ領域に不良メ
モリセル（不良ビット）が発生した場合には、Ｘ領域を
不使用にするため、アドレスデータＡnの値を論理
“１”（Ａn＝１）に固定する必要がある。
【００６５】そのためには、アドレス入力選択回路Ｃn
に入力する制御信号Ｓ１n、Ｓ２nの論理状態を（０，
１）に設定することで、アドレス入力選択回路Ｃnから
の出力を論理“１”に固定する。
【００６６】このとき、他のアドレスデータＡ0〜Ａn-1
については、各アドレス入力選択回路Ｃ0〜Ｃn-1を介し
て、そのままアドレスバッファＡＤ0〜ＡＤn-1に入力さ
れるようにする。このため、各アドレス入力選択回路Ｃ
0〜Ｃn-1に対する制御信号Ｓ１0〜Ｓ１n-1を論理“１”
にし、制御信号Ｓ２0〜Ｓ２n-1を論理“０”にする。つ
まり、制御信号Ｓ１，Ｓ２の論理を(１，０)の状態に設
定する。
【００６７】また、最上位よりも１つ下位のアドレスデ
ータＡn-1の値が論理“０”（Ａn-1＝０）で選択される
Ｗ１，Ｗ３領域に不良メモリセルが発生した場合には、
Ｗ１，Ｗ３領域を不使用にするために、アドレスデータ
Ａn-1の値を論理“１”（Ａn -1＝１）に固定する必要が
ある。
【００６８】そのためには、アドレス入力選択回路Ｃ
n-1に入力する制御信号Ｓ１n-1、Ｓ２ n-1の論理状態を
（０，１）に設定することで、アドレス入力選択回路Ｃ
n-1からの出力を論理“１”に固定する。
【００６９】このとき、アドレスパッドＡＤn-1は、常
に論理“１”の値をとるので、アドレスデータＡn-1の
値を反映できない。したがって、アドレスデータＡn-1
は、アドレス入力選択回路を１つシフトさせて、アドレ
ス入力選択回路Ｃnに入力してやるようにする。そのた
めには、アドレス入力選択回路Ｃnの制御信号Ｓ１n，Ｓ
２nの論理状態を（１，１）に設定する。
【００７０】そして、さらにこのとき、他のアドレスデ
ータＡ0〜Ａn-2については、各アドレス入力選択回路Ｃ
0〜Ｃn-2を介して、そのままアドレスバッファＡＤ0〜
ＡＤn -2に入力されるようにする。そのため、各アドレ
ス入力選択回路Ｃ0〜Ｃn-2に対する制御信号Ｓ１0〜Ｓ
１n-2を論理“１”にし、制御信号Ｓ２0〜Ｓ２n-1を論
理“０”にする。つまり、制御信号Ｓ１，Ｓ２の論理を
(１，０)の状態に設定する。
【００７１】これにより、アドレスデータＡn-1の値が
１つシフトされて、アドレスバッファＡＤnに反映され
るので、外部からみると、あたかも最上位のアドレスデ
ータＡnの値を“１”に固定し、アドレスデータＡ0〜Ａ
n-1を用いてアドレス指定を行うことができるようにみ
える。
【００７２】これにより、アドレスデータＡn-1で選択
される領域で不良メモリセルが発生しても、アドレス入
力端子の位置を変更することなく、１／２の容量の良品
の半導体メモリとして使用することができる。
【００７３】同様に、アドレスデータＡn-2＝０の領域
に不良メモリセルが発生した場合には、アドレスデータ
Ａn-2＝１に固定する必要がある。そのためには、アド
レス入力選択回路Ｃn-2に入力する制御信号Ｓ１n-2、Ｓ
２n-2の論理状態を（０，１）に設定する。
【００７４】そして、このとき、アドレス入力選択回路
Ｃn-2よりも上位のアドレス入力選択回路Ｃn-1，Ｃnに
ついては、１つ下位のアドレスデータがシフトして入力
されるように、Ｓ１，Ｓ２の論理状態を（１，１）に設
定する。
【００７５】また、アドレス入力選択回路Ｃn-2よりも
下位のアドレス入力選択回路Ｃ0〜Ｃ n-3については、ア
ドレスデータＡ0〜Ａn-3が、各アドレス入力選択回路Ｃ
0〜Ｃ n-3を介して、そのままアドレスバッファＡＤ0〜
ＡＤn-3に入力されるように、制御信号Ｓ１，Ｓ２の論
理を(１，０)の状態に設定する。
【００７６】これにより、出力値を固定したアドレス入
力選択回路を境にして、アドレスデータの値がシフトさ
れて、アドレスバッファに反映されるので、外部からみ
ると、あたかも最上位のアドレスデータＡnの値を固定
し、アドレスデータＡ0〜Ａn- 1を用いてアドレス指定を
行うことができるようにみえる。
【００７７】すなわち、任意の位置のアドレス入力選択
回路Ｃiを用いて、アドレスデータＡi-1の値をアドレス
バッファＡＤiに入力できるので、ユーザは、アドレス
入力端子Ｌ0にはアドレスデータＡ0を、アドレス入力端
子Ｌ1にはアドレスデータＡ1を、・・・・、アドレス入
力端子Ｌn-1にはアドレスデータＡn-1を、それぞれ割り
当てることができる。このため、ユーザは、アドレス入
力端子ＬiとアドレスデータＡiとを１対１に対応させる
ことができ、アドレス入力端子の位置の変更が不要とな
る。
【００７８】このように、アドレス入力選択回路に入力
する制御信号Ｓ１，Ｓ２の論理状態を設定するだけで、
アドレスの通過、アドレスの固定、およびアドレスのシ
フトを任意に行わせることができるので、たとえアセン
ブリ後に不良メモリセルが発生しても、アドレス入力端
子の位置を変更することなく、半導体メモリを本来の容
量よりも小さな容量の良品デバイスとして使用すること
ができる。また、記憶容量をすべて使用する場合でも無
駄な電力消費がなく、さらに配線を切断するような手間
も不要となる。
【００７９】
【発明の効果】本発明によれば、アドレスの通過と、ア
ドレスの固定と、アドレスのシフトを、１つアドレス入
力選択回路で行うようにしたので、任意のアドレスバッ
ファへの入力を固定することができるとともに、そのア
ドレスバッファよりも上位のアドレスバッファに対して
は、アドレスデータの値をシフトさせて反映させること
ができる。したがって、アセンブリ後に不良メモリセル
が発生しても、アドレス入力端子の位置を変更すること
なく、半導体メモリを本来の容量よりも小さな容量の良
品デバイスとして使用することができる。また、無駄な
電力消費をなくすこともできる。
【図面の簡単な説明】
【図１】本発明による半導体メモリのアドレスデータ入
力部を示すブロック図である。
【図２】アドレス入力選択回路の構成を示す回路ブロッ
ク図である。
【図３】トランスファーゲートの構成を示す説明図であ
る。
【図４】制御信号の状態とアドレスバッファへの出力状
態の関係を示す説明図である。
【図５】半導体メモリのアドレスデータとそのアドレス
データによって指定される領域との関係を示す説明図で
ある。
【図６】従来の半導体メモリのアドレスデータ入力部の
構成を示す説明図である。
【図７】従来のアドレス固定回路の構成を示す説明図で
ある。
【図８】従来のヒューズを用いた半導体メモリのアドレ
ス入力回路の構成を示す説明図である。
【符号の説明】
１ 半導体メモリ Ａi アドレスデータ ＡＤi アドレスバッファ ＡＰi アドレスパッド Ｃi アドレス入力選択回路 Ｉ1，Ｉ2 インバータ Ｌi アドレス入力端子 Ｓ１i，Ｓ２i 制御信号 Ｔ1〜Ｔ5 トランスファーゲート

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを有する半導体メモリ
    において、 メモリセル領域を指定するための複数ビットからなるア
    ドレスデータの各ビットデータがそれぞれ入力される複
    数のアドレスパッドと、 複数のアドレスパッドに一対一に対応して設けられ、ア
    ドレスデータの各ビットデータを、メモリセル領域選択
    用の対応するアドレスデコーダにそれぞれ与える複数の
    アドレスバッファと、 複数のアドレスパッドと複数のアドレスバッファとの間
    にそれぞれ設けられた複数のアドレス入力選択回路とを
    備え、 各アドレス入力選択回路が、ＬレベルまたはＨレベルの
    値をそれぞれとる２つの制御信号を受けるとともに、対
    応するアドレスパッドからのビットデータと、対応する
    アドレスパッドよりも１つ下位のアドレスパッドからの
    ビットデータとを受け、２つの制御信号の値に応じて、
    ＬレベルまたはＨレベルに固定された値と、対応するア
    ドレスパッドからのビットデータと、対応するアドレス
    パッドよりも１つ下位のアドレスパッドからのビットデ
    ータとの、いずれか１つを選択して、対応するアドレス
    バッファに送出することを特徴とする半導体メモリ。
  2. 【請求項２】 各アドレス入力選択回路が、５つのトラ
    ンスファーゲート回路と、２つのインバータ回路からな
    る請求項１記載の半導体メモリ。
  3. 【請求項３】 各トランスファーゲート回路が、エンハ
    ンスメント形のＰチャネルＭＯＳＦＥＴと、エンハンス
    メント形のＮチャネルＭＯＳＦＥＴからなる請求項２記
    載の半導体メモリ。
  4. 【請求項４】 アドレス入力選択回路は、対応するアド
    レスパッドからのアドレスデータのラインが、第２と第
    ４のトランスファーゲートを介してアドレスバッファへ
    接続され、そのアドレスパッドよりも１つ下位のアドレ
    スパッドからのアドレスデータのラインが、第３と第５
    のトランスファーゲートを介してアドレスバッファへ接
    続されてなる請求項３記載の半導体メモリ。
  5. 【請求項５】 一方の制御信号のラインが、第１のトラ
    ンスファーゲートのＰチャネルＭＯＳＦＥＴのゲート、
    および第２と第３のトランスファーゲートのＮチャネル
    ＭＯＳＦＥＴのゲートに接続され、第１のインバータを
    介して、第１のトランスファーゲートのＮチャネルＭＯ
    ＳＦＥＴのゲート、および第２と第３のトランスファー
    ゲートのＰチャネルＭＯＳＦＥＴのゲートに接続されて
    なる請求項４記載の半導体メモリ。
  6. 【請求項６】 他方の制御信号のラインが、第４のトラ
    ンスファーゲートのＰチャネルＭＯＳＦＥＴのゲート、
    および第５のトランスファーゲートのＮチャネルＭＯＳ
    ＦＥＴのゲートに接続され、第２のインバータを介し
    て、第４のトランスファーゲートのＮチャネルＭＯＳＦ
    ＥＴのゲート、および第５のトランスファーゲートのＰ
    チャネルＭＯＳＦＥＴのゲートに接続されてなる請求項
    ５記載の半導体メモリ。
  7. 【請求項７】 アドレス入力選択回路は、２つの制御信
    号の値が、ＬレベルとＬレベルであればＬレベルの信号
    を出力し、ＬレベルとＨレベルであればＨレベルの信号
    を出力し、ＨレベルとＬレベルであれば対応するアドレ
    スパッドから受けた信号を出力し、ＨレベルとＨレベル
    であれば対応するアドレスパッドよりも１つ下位のアド
    レスパッドから受けた信号を出力する請求項１記載の半
    導体メモリ。
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