JPH04168697A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、その出力ビット構成を使用目的に応じて設定
することがで、きる半導体メモリ装置に関する。

〔従来の技術］ 一般的に、半導体メモリ装置の出力ビット構成は製品固
有に決定されており、ユーザは複数種類のメモリ装置か
ら使用目的に応じた出力ビット構成のメモリ装置を選択
して使用する。一般的なメモリ装置の出力ビット構成は
、１ビット構成、４ビット構成及び８ビット構成である
。しかし、近年、半導体メモリ装置の大容量化に伴って
メモリ装置の出力ビット構成も多様化しており、出力ビ
ット構成が１６ビットのメモリ装置もある。また、今後
は、出力ビット構成が３２ビットのメモリ装置が出現す
る可能性もある。

一方、半導体メモリ装置のメーカーは、これらの需要に
応じて、メモリ容量が同一であり、出力ビット構成が異
なる多種類の製品を用意する必要がある。

ところで、出力ビット構成を変化させることができる半
導体メモリ装置もある。

第３図は、この種の従来の読み出し専用メモリ装置（以
下、ＲＯＭという）を示すブロック図である。なお、こ
のＲＯＭの記憶容量は１６メガビットである。

制御回路３６には入力端子３８，３９．４０から夫々Ｗ
ＯＲＤ／　ＢＹＴＥ信号、ＯＥ（アウトプットイネーブ
ル）信号及びＣＥ（チップイネーブル）信号が入力され
るようになっている。そして、このＯＥ倍信号びＣＥ倍
信号所定の状態のときに、アドレス人力バッファ３１が
アドレス入力端子Ａ。

乃至Ａ１［１に入力されたアドレス信号を入力するよう
になっている。このアドレス入力端子Ａ。乃至八□〇に
入力されたアドレス信号はアドレス人力バッファ３１に
入力され、このバッファ３１を介してＸデコーダ３２及
びＸデコーダ３３に分割されて入力される。

セルアレイ３７にはアドレスに対応した複数のデータが
書き込まれている。このセルアレイ３７のデータはＸデ
コーダ３３の出力により選択されてＹセレクタ３５に出
力され、更にＸデコーダ３２により選択されて、所定の
データのみが出力バッファ３４に入力される。

一方、制御回路３６は、入力端子３８に入力されたＷＯ
ＲＤ／　ＢＹＴＥ信号に基づいて出力バッファ３４を制
御して出力ビット構成を１６ビット又は８ビット構成に
設定する。出力ビット構成を１６ビットとした場合は、
セルアレイ３７に書き込まれたデータは１メガワードの
データとして処理され、端子り。乃至Ｄ　１３にデータ
が出力される。一方、出力ビット構成を８ビットとした
場合は、セルアレイ３７に書き込まれたデータは２メガ
ワードのデータとして処理される。つまり、データは端
子り。

乃至Ｄ７から出力され、データを出力していない端子Ｄ
８乃至Ｉ）ｔｅｔはハイインピーダンス状態になる。そ
して、端子ＤＩ５に与えられる信号Ａ−１が制御回路３
６に入力され、この制御回路３６により出力バッファ３
４から出力されるデータをセルアレイ３７から出力され
た１６ビットのデータの下位８ビット又は上位８ビット
のいずれか一方に選択的に切替える。このようにして、
１６メガビットのＲＯＭを１６ビットで　１メガワード
のメモリ装置又は８ビットで２メガワードのメモリ装置
として使用することができる。

第４図は、従来のバンク切換え方式のメモリ装置を示す
ブロック図である。なお、このバンク切替え方式はメモ
リカード等において使用されている。

メモリ４１，４２，４３．４４はいずれも１２８にワー
ド×８ビット構成のメモリである。これらのメモリ４１
，４２，４３．４４の各アドレス入力端子Ａ。乃至Ａ　
１６は並列に接続されている。また、これらのメモリ４
１，４２，４３．４４のデータ出力端子り。乃至Ｄ７も
並列に接続されている。

デコーダ４５にはＣＥ倍信号びＯＥ倍信号入力されるよ
うになっている。デコーダ４５は、このＧＥ倍信号びＯ
Ｅ倍信号状態に基づいてＣ８Ｉ。

Ｃ８２，Ｃ８３，Ｃ８４信号を発生する。メモリ４１．
４２．４３．４４は、このＣ８Ｉ、Ｃ８２゜Ｃ８３，Ｃ
８４信号により１つのメモリだけが選択される。そして
、選択されたメモリ４１，４２゜４３．４４は、アドレ
ス入力端子Ａ。乃至Ａ□８に入力されたアドレス信号に
対応する所定のデータをデータ出力端子り。乃至Ｄ７に
出力する。

［発明が解決しようとする課題］ しかしながら、上述したバンク切替え方式の従来の半導
体メモリ装置においては、出力ビット構成が固定されて
いるため、種々の用途に対応できないという欠点がある
。また、第３図に示したように、例えばその出力ビット
構成力月６ビット又は８ビットに選択可能の半導体メモ
リ装置の場合は、出力ビット構成を８ビットとしたとき
に、データが出力端子り。乃至Ｄ７からのみ出力される
ため、独立した２個のメモリ装置として使用できるもの
ではない。従って、複数個の独立したメモリ装置を必要
とする場合には、出力ビット構成が固定されたメモリ装
置と同様に複数個のメモリ装置が必要であり、実装時の
占有面積が増加するという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
出力ビット構成を変化させることができると共に、１個
の大容量メモリ装置を複数個のメモリ装置により構成さ
れたメモリと同様に使用することができて、実装時の占
有面積を従来に比して削減することができる半導体メモ
リ装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体メモリ装置は、セルアレイと、複数
の出力端子と、複数の出力バッファにより構成され前記
セルアレイから出力された複数ビットからなるデータを
前記複数の出力端子に送出可能な出力バッファ部と、前
記出力バッファを個別的に制御して前記出力バッファ部
の出力ビット構成を設定する制御手段とを有することを
特徴とする。

［作用］ 本発明においては、出力バッファ部が複数の出力バッフ
ァにより構成されており、制御手段は各出力バッファを
個別的に制御する。例えば、全ての出力バッファをアク
ティブ状態にすると、出力バッファ部の出力ビット構成
は、その半導体メモリ装置の設計時に決定される最大ビ
ット構成になる。また、例えば、１つの出力バッファの
みヲアクティブ状態にすると、出力バッファ部の出力構
成をこのアクティブ状態の出力バッファのビット数とす
ることができる。更にまた、例えば、複数個の出力バッ
ファを選択的にアクティブ状態にすることにより、実質
的に独立した複数個のメモリ装置として使用することも
できる。そして、本発明に係る半導体メモリ装置を複数
個のメモリ装置として使用する場合は、従来の出力ビッ
ト構成が固定されたメモリ装置を複数個使用する場合に
比して、実装時の占有面積を削減することができる。

なお、所定の信号が入力される制御回路と、この制御回
路から出力される制御信号により出力ビット構成情報信
号を出力するレジスタとを設け、このレジスタからの信
号により前記出力バッファが制御されて出力バッファ部
の出力ビット構成が変化するようにすると、ビット構成
を変化させるための端子の増加を回避しつつ、選択可能
の出力ビット構成の種類を増加することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る半導体メモリ装置
を示すブロック図である。

セルアレイ１７は１６メガビットの記憶容量を有するＲ
ＯＭである。アドレス人力バッファ１１には、アドレス
入力端子Ａ。乃至Ａ１９からアドレス信号が入力される
。このアドレス信号はＸデコーダ１３及びＸデコーダ１
２に分割されて入力される。Ｘデコーダ１２及びＹセレ
クタ１５並びにＸデコーダ１３により、セルアレイ１７
から所定のデータが選択され、このデータは出力バッフ
ァ１４ａ、１４ｂに分割されて入力される。この出力バ
ッファ１４ａには出力端子り。乃至Ｄ７が接続されてお
り、出力バッファ１４ｂには出力端子Ｄ８乃至Ｉ）ｔ５
が接続されている。

一方、制御回路１６には入力端子ｉｓ、１９゜２０から
夫々ＷＯＲＤ／　ＢＹＴＥ信号、ＯＥ倍信号びＣＥ倍信
号入力される。制御回路１６はこれらの信号に基づいて
アドレス人力バッファ１１を動作させると共に、出力バ
ッファ１４ａ、１４ｂを制御する。

即ち、本実施例において、制御回路１６の出力により出
力バッファ１４ａ、１４ｂの双方がアクティブ状態に設
定された場合は、出力ビット構成が１６ビットになり、
セルアレイ１７は１メガワードＸＩＥｉビット構成にな
る。また、出力バッファ１４ａがアクティブ状態に設定
され、出力バッファ１４ｂが非アクテイブ状態に設定さ
れた場合は、出力ビット構成が８ビットになり、セルア
レイ１７は２メガワード×　８ビット構成になる。更に
、出力バッファ１４ａ、１４ｂを選択的にアクティブ状
態又は非アクテイブ状態とすることにより、出力ビット
構成を８ビットとし、セルアレイを１メガワード×８ビ
ット×２構成とすることができる。

セルアレイ１７を２メガワード×８ビット構成とした場
合は、第３図に示す従来の半導体メモリ装置と同様に、
出力端子り。乃至Ｄ７からデータが出力され、残りの出
力端子Ｄ８乃至Ｄ１５はハイインピーダンス状態になる
。また、セルアレイ１７を１メガワード×８ビット構成
とした場合は、１６ビットの出力を２分割し、夫々を８
ビット単位で個別的に制御することで、記憶容量が８メ
ガビットの２個のメモリ装置として使用することができ
る。

本実施例においては、上述の如く、使用する目的に応じ
て１６メガビットの半導体メモリ装置の出力ビット構成
を可変することができる。また、出力構成を８ビットに
する場合は、２メガワードのメモリ装置として使用する
か、又は２個の１メガワードのメモリ装置として使用す
るかを選択することができる。そして、２個のメモリ装
置として使用する場合は、従来の８ビット構成のメモリ
装置を２個使用する場合に比して、実装時の占有面積が
小さいという利点がある。

第２図は本発明の第２の実施例に係る半導体メモリ装置
を示すブロック図である。

本実施例が第１の実施例と異なる点は制御回路２６の信
号がレジスタ２８に入力されこのレジスタ２８の出力が
出力バッファ１４ａ、１４ｂに与えられることにあり、
その他の構成は基本的には第１の実施例と同様であるの
で、第２図において第１図と同一物には同一符号を付し
てその詳しい説明は省略する。

本実施例においては、レジスタ２８が設けられておす、
出力バッファ１４ａ、１４ｂはこのレジスタ２８から出
力された出力ビット構成情報信号により、出力ビットが
４ビット単位でアクティブ状態又は非アクテイブ状態に
設定される。このレジスタ２８は、制御回路２６から制
御信号を入力し、この制御信号に基づいて前記出力ビッ
ト構成情報信号を出力する。

このように構成されているため、本実施例においては、
出力バッファの構成を１６ビット、８ビット、　８ビッ
ト×２又は４ビット×４にすることができる。そして、
出力バッファ１４ａ、１４ｂをレジスタ２８からの出力
ビット構成情報信号により制御するため、選択可能な出
力ビット構成の種類が多い場合においても、端子の増加
を回避できるという利点がある。

なお、上述の実施例においては、セルアレイが１６メガ
ビットの場合について説明したが、これによりセルアレ
イの容量が限定されるものでないことは勿論である。ま
た、最大出力ビット構成が例えば３２ビットの場合も、
上述の実施例と同様にして、その出力ビット構成を３２
ビット、１６ビット、１６ビット×２及び８ビット×４
等のように、多くの種類のメモリ構成から選択すること
が可能である。

［発明の効果］ 以上説明したように本発明によれば、セルアレイの出力
を出力端子に送出する出力バッファ部が複数の出力バッ
ファにより構成されており、制御手段は各出力バッファ
を個別的に制御して出力バッファ部の出力ビット構成を
設定するから、使用目的に応じて出力ビット構成を任意
に設定することができる。また、１個の大容量メモリ装
置を実質的に複数個のメモリ装置と同様に使用すること
もできるため、従来に比して実装時の占有面積を削減す
ることができるという効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体メモリ装置
を示すブロック図、第２図は本発明の第２の実施例に係
る半導体メモリ装置を示すブロック図、第３図は従来の
半導体メモリ装置の一例を示すブロック図、第４図は従
来の半導体メモリ装置の他の例を示すブロック図である
。

Claims (2)

【特許請求の範囲】
1. （１）セルアレイと、複数の出力端子と、複数の出力バ
   ッファにより構成され前記セルアレイから出力された複
   数ビットからなるデータを前記複数の出力端子に送出可
   能な出力バッファ部と、前記出力バッファを個別的に制
   御して前記出力バッファ部の出力ビット構成を設定する
   制御手段とを有することを特徴とする半導体メモリ装置
   。
2. （２）前記制御手段は、所定の信号を入力しこの信号に
   基づいて制御信号を発生する制御回路と、この制御信号
   を入力し出力ビット構成情報信号を発生してこの出力ビ
   ット構成情報を前記出力バッファに与えるレジスタとに
   より構成されていることを特徴とする請求項１に記載の
   半導体メモリ装置。