KR0150632B1

KR0150632B1 - 글리치 억제 회로

Info

Publication number: KR0150632B1
Application number: KR1019890013258A
Authority: KR
Inventors: 디. 차일더스 지미에; 디. 노우드 로지
Original assignee: 엔. 라이스 머래트; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1988-09-16
Filing date: 1989-09-12
Publication date: 1998-12-01
Also published as: JPH02210914A; EP0361233A3; DE68919459D1; DE68919459T2; EP0361233A2; KR900005475A; EP0361233B1; JP3077808B2

Abstract

내용 없음.

Description

글리치 억제 회로

제1도는 종래 메모리 시스템의 개략도.

제2a도는 제1도의 열 멀티플렉서 및 출력 버퍼의 개략도.

제2b도는 제2a도의 출력 버퍼의 개략도.

제2c도는 제2b도의 부스팅 회로(20)의 개략도.

제3a도 내지 제3e도는 제2도 회로의 동작 타이밍도.

제4a도는 본 발명의 한 실시예의 개략도.

제4b도는 제4a도의 전이 검출기(52)의 개략도.

제5a도 내지 제5e도는 제4a도 회로의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : RAM 2 : 행 어드레스 디코더

4 : 어레이 6 : 감지 증폭기

8 : 멀티플렉서 10 : 출력 버퍼

12 : 출력 패드 14, 16 : N-채널 전계 효과 트랜지스터

17 : 출력 단자 18 : 버퍼

20 : 부스터 회로 22 : AND 게이트

24, 26, 30, 32, 34 : 인버터 28, 38 : 트랜지스터

40, 42 : 캐패시터

본 발명은 디지털 회로 분야에 관한 것이다. 보다 상세히 말하면, 본 발명은 디지털 회로에서 오차를 제거하는 기술 분야에 관한 것이다.

디지털 기술은 전자회로 설계시 회로 기술로서 선택되고 있다. 디지털 회로의 높은 잡음 면역성은 아날로그 회로보다 높은 신뢰성을 제공한다. 이것은 디지털 신호의 2진 특성에 기인한다. 미소한 잡음 또는 구성 부품 변동은 이것들이 2진 비트를 논리 1에서 논리 0으로 또는 이와 반대로 변경시키지 않는 한 디지털 신호상에 운반된 정보에 영향을 미치지 않는다. 이것은 디지털 회로에 높은 데이터 집적도를 제공한다.

다시 말하면, 2진 비트의 값이 변경[글리치(glitch; 비교적 단시간에 한정되고 불특정한 원인에 의해 발생하는 펄스파형의 산란을 일반적으로 지칭함)]되는 문제점들은 회로를 통해 진행하는 오차를 발생시킬 수 있다. 디지털 숫자에서 1개의 비트가 변하는 것은 디지털 숫자의 값을 근본적으로 변경시킬 수 있다. 그러므로, 디지털 회로가 아날로그 회로보다 오차에 대한 면역성이 높지만, 발생하는 오차는 큰 영향을 미칠 수 있다. 그러므로 모든 글리치의 전위 소오스를 제거하거나 완화시키는 것이 매우 중요하다.

글리치 소오스들중 1개의 공통 소오스는 타이밍 오차이다. 신호들이 상이한 시간에서 논리 게이트와 같은 조합 회로의 입력 단자에 도달할 때 타이밍 오차가 발생한다. 조합 회로는 느린 신호의 종전 신호값과 빠른 신호의 새로운 신호값의 조합에 반응한다. 이때 조합 회로는 이 조합 회로가 2개의 종전의 신호 및 그 다음에 2개의 새로운 신호에 응답하여 출력 신호를 제공해야만 할 때 종전의 신호와 새로운 신호들에 응답하여 출력 신호를 제공한다.

대부분의 디지털 신호들은 정확히 동시에 조합 회로에 도달하지는 않으나, 대부분의 경우에 있어서 이는 문제가 되지 않는다. 조합 회로는 정확한 새로운 신호가 수신되거나 적당한 타이밍 설계가 시스템 내에서 이 글리치 신호들이 소멸시키기 전에 글리치 출력 신호를 발생시키도록 충분히 빠르게 반응하지 않는다. 그러나, 소정의 비동기 설계 및 용량성 방전 회로에서, 이러한 형태의 글리치 신호는 적절한 회로 작동에 오차 또는 심각한 손상을 발생시킬 수 있다. 그러므로 글리치 신호에 민감한 회로 형태에서 이 글리치 신호를 억제하는 것이 중요하다.

본 발명의 기술한 실시예는 수신된 입력 신호들 사이의 적절하지 않은 타이밍에 의해 발생된 글리치 신호들을 억제하기 위한 회로를 제공하는 것이다. 이 회로는 글리치 신호 제공을 방지할 수 있는 조합 회로에 대한 입력 신호를 입력 신호로써 갖고 있는 전이 검출기를 포함한다. 전이 검출기가 입력 신호들 중 1개의 입력 신호에서 전이를 검출할 때, 이 회로는 디스에이블 신호를 제공한다. 디스에이블 신호는 조합 회로의 출력 회로를 디스에이블 하거나 조합 회로의 출력 신호를 수신하는 회로의 입력 회로를 디스에이블하기 위해 사용할 수 있다. 한 실시예에서, 전이 검출기는 디스에이블 신호를 중지시키도록 할 때를 내부적으로 결정하기 위한 지연 발생기를 포함한다. 지연 발생기에 의해 제공된 지연은 조합 회로의 출력 신호가 조합 회로에 대한 입력 신호들 사이의 예상된 최대 타이밍 오차보다 길게 억제되도록 선택된다. 조합 회로의 출력 신호가 적절한 입력 신호가 조합 회로에 제공될 때까지 억제되기 때문에, 입력 신호들 사이의 지연에 의해 발생된 오차 출력 신호들은 억제된다.

요약하면 본 발명은 최소한 2개의 입력 신호들에 응답하여 조합 연산을 수행하기 위한 조합 회로를 포함하는데, 본 발명의 회로는 최소한 2개의 논리 입력 신호들을 수신하고, 이 입력 신호들에 응답하여 출력 신호를 제공하는 조합 회로(combinatorial circuit); 입력 신호들의 일부분 또는 전체를 수신하고, 수신된 입력 신호들 중 1개의 입력 신호에서 검출된 전이(transition)에 응답하여 디스에이블 신호(disable signal)를 제공하는 전이 검출기(transition detector); 그리고 출력 신호를 수신하고, 이 출력 신호에 응답하여 버퍼된(buffered) 출력 신호를 제공하며, 디스에이블 신호를 수신하도록 적용되고 상기 디스에이블 신호에 응답하여 디스에이블되는 출력 버퍼를 포함하고, 위 조합 회로가 동작 상태로 유지되며, 조합 회로 출력에서 발생하는 타이밍 글리치(timing glitch)가 출력 버퍼에 의하여 억제되는 것을 특징으로 한다.

첨부한 도면을 참조하여 본 발명을 상세히 설명하겠다.

타이밍 오차가 특정한 문제점으로 되는 영역은 등속 호출 메모리(RAM)내에 있다. 타이밍 오차는 긴 리드 길이가 요구되기 때문에 RAM들 내에서 매우 중요하다. 이것을 상세하게 기술하면 출력 비트가 선택되는 열(column)을 결정하는 멀티플렉서에 어드레스 신호들을 제공할 때 라인 지연에 의해 발생된 오차를 억제하도록 설계된 본 발명의 실시 예에 관련된다. 이 오차 형태는 정적 열 모드(static column mode) RAM들에서 상당한 문제가 된다. 정적 열 모드에서, 열 어드레스는 어드레스 입력 핀들로부터 열 멀티플렉서에 집적 제공된다. 내부 회로가 칩외부에서 들어오는 타이밍 신호들에 대해 제어하지 않기 때문에, RAM 설계시 극도의 타이밍 오차에 대비해야 한다. 이 특정한 실시 예를 본 명세서 내에 기술하였으나, 본 발명의 범위를 제한하도록 설명되지는 않았다. 타이밍 오차는 예를 들어 논리 게이트 또는 게이트 어레이와 같은 조합 디지털 회로에 의해 발생할 수 있다. 또한, 본 명세서내의 설명이 디지털 회로에 관한 것이나, 타이밍 오차 및 그 외에 다른 글리치 신호들이 아날로그 회로에도 발생할 수 있다. 본 발명은 상술한 실시 예에서와 같이 이 회로들 내의 타이밍 오차를 방지하는데 동일하게 효과적이다.

제1도는 간단한 종래 기술의 등속 호출 메모리 어레이의 개략도이다. 제2a도 내지 제2c도는 디코딩 멀티플렉서의 개략도이다. 제3a도 내지 제3e도는 제2a도 내지 제2c도의 종래 기술의 회로에서 타이밍 오차에 의해 발생한 문제점을 도시하는 타이밍도이다. 제4a 및 제4b도는 제1도 내지 제3도에 도시한 문제점을 해결하는 본 발명의 한 실시 예를 도시하는 개략도이다. 제5a도 내지 제5e도는 제4a도 및 제4b도의 실시예의 작동을 도시하는 타이밍도이다.

제1도는 종래 기술의 RMA(1)의 개략도이다. RMA(1)은 어드레스 단자들(AO 내지 AL)을 통해 어드레스 입력 신호들을 수신한다. 어드레스 단자(AO 내지 AL)에 제공된 신호는 행 어드레스 디코더(2)를 동작시킨다. 어드레스 단자(AO 내지 AL)의 신호들에 응답하여, 행 디코더는 어레이(4)내에서 한 행의 메모리 셀을 선택하는 어레이(4)에 신호들을 제공한다. 선택된 메모리 셀들내의 신호들은 메모리 셀들로부터 제공된 작은 신호들을 수신하여, 이 신호들을 완전 논리 레벨(통상적으로 논리 0인 경우에 0볼트 및 논리 1인 경우에 5볼트)로 증폭하며 신호들을 래치(latch) 또는 저장하는 감지 증폭기(6)에 제공된다. 래치된 신호들의 행은 멀티플랙서(8)에 제공된다. 멀티플랙서(8)는 어드레스 단자(AN+1 내지 AL)을 통해 제공된 어드레스 신호들에 응답하여 저장된 데이터의 행내의 비트들중 1개의 비트를 선택한다. 선택된 비트는 선택된 비트를 출력 단자(12)에 제공하는 출력 버퍼(10)에 제공된다.

1개의 메가비트(megabit) 다이나믹 RAM들의 전류 생성시, 데이터의 1,024 비트들중 1개의 비트를 선택하는 어드레스 단자(AN+1 내지 AL)에 제공된 32개의 신호들이 있다. 리드선 배치 필요성 때문에, 어드레스 단자(AN+1 내지 AL)에 제공된 어드레스 신호들을 제공하는 동일한 길이의 리드선들을 제공하는 것은 거의 불가능하다. 그러므로 어드레스 신호들이 종종 상이한 시간으로 멀티플랙서(8)에 도달하여, 타이밍 오차를 발생시키는 것이 가능하다.

제2a도 내지 제2c도는 제1도의 RAM(1)의 열 선택 회로를 도시한 개략도이다. 데이터 비트들은 단자 DO 내지 DM 및

내지

을 통해 보수 형태로 멀티플랙서(8)에 제공된다. 멀티플랙서(8)는 1개의 데이터 비트를 선택하고 선택된 데이터 비트를 보수 형태로 리드선 (O 및

)에 제공한다. 멀티플랙서(8)는 어드레스 단자들(AN+1 내지 AL)에 제공된 어드레스 신호들에 응답하여 제공된 데이터 비트를 선택한다. 출력 데이터 비트는 데이터 비트를 출력 패드(out pad)(12)에 제공하는 출력 버퍼(10)에 제공된다. 출력 버퍼(10)은 입력 단자(E)에 제공된 신호에 의해 인에이블된다.

제2b도는 제2a도의 출력 버퍼(10)의 개략도이다. N- 채널 전계 효과 트랜지스터(14 및 16)은 출력 단자(17)을 작동시킨다. 트랜지스터(14)의 게이트는 버퍼(18)을 통해 단자(O)에 제공된 신호에 의해 작동된다. 예를 들어, 단자(O)에 논리 0가 제공된 경우에, 보수 1은 단자(

)에 제공되어, 버퍼(18)을 통해 트랜지스터(14)의 게이트에 제공된다. 그러므로 트랜지스터(14)는 도통되고 단자(17)네 논리 0를 제공하도록 출력 단자(17)을 풀다운(pull down)시킨다. 논리 1이 단자 0에 제공되었을 때, 논리 0은 버퍼(18)를 통해 트랜지스터(14)의 게이트에 제공되어 트랜지스터(14)는 단자(17)을 풀 다운시키지 않는다. 버퍼(10)이 디스에이블 되어야 하는 것을 표시하는 신호가 단자(E)에 수신될 때, 버퍼(18)는 논리 0을 트랜지스터(14)의 게이트에 제공하고 트랜지스터(14)는 단자 0의 신호에 관계없이 단자(17)의 신호를 풀 다운시키지 않는다.

트랜지스터(16)는 부스팅 회로(20)에 의해 작동된다. N-채널 트랜지스터(16)는 래치-업(latch-up) 문제점들을 방지하도록 p-채널 트랜지스터 대신에 사용된다. 그러나, 전압이 논리 1에 동일하고, 대략 Vdd과 동일하며 트랜지스터(16)의 게이트에 제공될 때, 단자(17)에 제공된 전압은 Vdd 미만의 임계 전압(Vth)이다. 이 전압강하는 여러 가지 작용 시에 허용되지 않는다. 이 문제점을 제거하기 위해, 부스팅 회로(20)는 Vdd를 초과한 Vth 이상인 신호(승압된 신호)를 트랜지스터(16)의 게이트에 제공한다. 단자(O)의 신호가 논리 1일 때, 부스팅 회로(20)는 승압된 신호를 제공하고 트랜지스터(16)는 Vdd에 대해 단자(17)의 신호를 풀업(Pull up) 시킨다. 단자(O)의 신호가 논리 0일 때, 부스팅 회로(20)는 논리 0을 제공하고 트랜지스터(16)는 단자(17)의 신호를 풀업 시키지 않는다. 버퍼(10)가 디스에이블 되어야 하는 것을 표시하는 신호가 단자(E)에서 수신될 때, 출력 버퍼(20)는 논리 0 출력 신호를 제공하고 트랜지스터(16)는 단자(O)의 신호에 관계없이 단자(17)의 신호를 풀업 시키지 않는다.

제2c도는 제2b도의 부스팅 회로(20)의 개략도이다. 종래에는 여러 형태의 부스팅 회로들이 사용되었다. 제2c도는 부스팅 회로의 한 예를 도시한 것이다. 논리 0이 단자(O) 도는 단자(E)중 한쪽에 제공될 때, AND 게이트(22)는 0의 출력 신호를 제공한다. AND 게이트(22)의 출력 신호는 멀티플랙서(24)에 의해 한번 반전되고 멀티플랙서(26)에 의해 재반전된다. 그러므로 트랜지스터(28)의 드레인의 신호는 0볼트이다. AND 게이트(22)의 출력 신호는 또한 인버터(30)에 의해 한번 반전되고, 인버터(32)에 의해 재반전되고 인버터(34)에 의해 다시 반전된다. 그러므로 인버터(34)는 논리 1 또는 Vdd의 신호를 제공한다. 트랜지스터(38)의 게이트가 접속되었기 때문에, 트랜지스터(38)의 드레인 및 트랜지스터(38)의 게이트는 Vth 이하의 Vdd로 억제된다. 이 전압은 트랜지스터(28)가 단자(40)를 0볼트로 억제하게 한다. 그러므로 부스팅 회로(20)에 의해 제공된 전압은 낮고 트랜지스터(16)(제2b도)는 도통되지 않는다.

저전압 출력 신호가 고 전압으로 승압된 출력 신호로 전이되는 중에 부스팅 회로(20)는 승압된 전압 신호를 제공하도록 전하를 발생시킨다. 논리 1 신호가 단자(E)에 제공되고 단자(O)의 신호가 논리 0에서 논리 1고 변할 때, 트랜지스터(28)의 게이트에 접속된 캐패시터(42)의 플레이트(plate)에 누적된 양(+) 전하는 트랜지스터(28)의 게이트의 전압을 Vdd 이상으로 승압시킨다. 양(+) 전하는 누적되나 AND 게이트(22)의 출력 단자에 접속된 캐패시터(42)의 플레이트는 0 볼트로 유지되고, 트랜지스터(28)의 게이트에 접속된 캐패시터(42)의 플레이트는 Vth 이하의 Vdd로 유지된다. 캐패시터(42)는 트랜지스터(28)의 게이트의 충전 때문에 트랜지스터(28)의 게이트 절연체를 파괴시키는 것을 방지하도록 비교적 소형의 캐패시턴스 디바이스어야 한다. 인버터(24 및 26)의 내부 지연은 캐패시터(42)에 대한 시간이 트랜지스터(28)의 게이트에 전하를 인가하도록 한다. 인버터(26)의 출력 신호가 논리 0에서 논리 1로 변환할 때, 트랜지스터(28)의 게이트는 최소한 Vdd+V소로 승압된다. 그러므로 전체 Vdd는 트랜지스터(28)를 통해 단자(40)에 제공된다.

단자(40)의 Vdd 전압 레벨은 또한 단자(40)에 접속된 캐패시터(44)의 플레이트에 양(+) 전하를 하전시킨다. 이때, 인버터(36)의 출력 단자에 접속된 캐패시터(40)의 플레이트는 0볼트로 유지된다. 캐패시터(44)가 충전할 때, 인버터(30)의 입력 단자의 논리 1은 트랜지스터(38)의 소오스 논리 0을 제공하도록 인버터(30, 32 및 34)를 통해 진행된다. 이 논리 0 전압 레벨은 트랜지스터(28)의 게이트가 트랜지스터(38)를 통해 저전압으로 억제되게 한다. 그러므로 트랜지스터(28)는 도통이 중지된다. 이 때문에, 인버터(36)의 출력 단자의 신호는 논리 0 레벨에서 논리 1 또는 Vdd 레벨로 변화한다. 이것은 단자(40)에 전하를 인가하도록 단자(40)에 접속된 캐패시터(44)의 플레이트상에 양(+) 전하를 발생시킨다. 캐패시터(44)는 트랜지스터(16)(제2b도)의 게이트 캐패시턴스에 관련하여 매우 큰 캐패시턴스를 갖도록 선택되고 전하는 트랜지스터(28)를 통해 방전될 수 없어 비도통 상태로 되므로, 트랜지스터(16)(제2b도)의 게이트의 전압 레벨은 Vdd 이상으로 승압된다. 트랜지스터(46, 48 및 50)는 모든 게이트가 드레인에 접속되고, Vdd로부터 떨어져 접속되며, 직렬로 접속된다. 그러므로, 이 트랜지스터들은 단자(40)의 전압이 Vdd보다 3배 이상의 Vth로 상승한 경우에 도통이 개시된다. 이것은 단자(40)의 전압을 제한하므로 트랜지스터(16)(제2b도)에 대한 손상을 방지한다.

제1도 및 제2a도 내지 제2c도의 회로는 본 발명에 의해 해결된 문제점을 정확히 설명하기 위해 본 명세서에 상세하게 기술하였다. 제3a도 내지 제3e도는 제1도 및 제2a도 내지 제2c도의 회로에서의 타이밍 오차에 의해 발생된 문제점들을 도시한 타이밍도이다. 제3a도 내지 제3e도의 타이밍도는 본 회로의 매우 단순화된 변환 동작을 도시한 것이다. 이 예에서, (N)은 (O)에 동일하고 (L)은 (2)에 동일하다. 그러므로, 어레이(4)(제1도)는 1행을 포함하고 행 어드레스 신호들은 필요가 없다. 제3a도는 어드레스 단자(A1)의 어드레스 신호를 나타내고 제3b도는 단자(A2)의 어드레스 신호를 나타낸다. 2개의 2진 비트가 4개의 어드레스를 어드레스할 수 있기 때문에, 저장 요소들의 행은 4개의 메모리 셀을 포함한다. 이 예에서 이 메모리 셀들에 저장된 데이터는 해당 어드레스에 따라 아래의 표로 배열되어 있다.

제3c도는 제3a도 및 제3b도에 도시한 신호들과 상기 표에 도시환 저장된 데이터에 따라 멀티플랙서(8)에 의해 단자 0(제2a도)에 제공된 신호를 도시한 것이다. 시간 주기(t)중에, 멀티플랙서(8)는 1-0 위치(A1=1 및 A2=0)에 저장된 데이터에 따라 논리 1 신호를 제공한다. 시간 주기(t)중에, 제공된 어드레스 신호들은 0-1 위치에 제공된 데이터가 제공되므로 논리 1이 단자(O)에 배치되는 것을 나타낸다. 그러나, 타이밍 오차 때문에, 멀티플랙서(8)는 위치 0-0에 저장된 데이터를 일시적으로 제공한다. 이것은 단자 0에 제공된 신호내의 하향 스파이크(downward spike)로써 도시하였다.

대부분의 경우에, 회로가 이러한 스파이크를 무시하도록 설계되었기 때문에 단자 0과 스파이크는 순차 회로에 의해 무시된다. 그러나, 제2c도의 회로는 이러한 스파이크 형태에 의해 악영향을 입는다. 제3d도는 단자(17)(제2b도)에 제공된 신호의 타이밍도이다. 시간 주기(t)중에, 부스팅 회로(20)가 트랜지스터(16)(제2b도)의 게이트 전압을 Vdd+Vth 보다 매우 높게 승압시키기 때문에, 출력 버퍼(10)는 단자(17)에 전체 Vdd 출력 신호를 제공한다. 부스팅 회로(20)가 스파이크를 수신할 때, '일지' 논리 0은 인버터(26)의 출력 단자에 논리 0을 제공하도록 부스팅 회로(20)를 통해 진행한다. 논리 0은 또한 인버터(34)의 출력 단자에 논리 1을 발생시키도록 진행한다. 이 논리 1은 트랜지스터(38)를 통해 트랜지스터(28)를 턴온시킨다. 이것은 단자(40)의 전압 레벨을 0으로 억제시킨다. 적당한 신호가 부스팅 회로(20)에 제공되었을 때, 캐패시터(44)는 트랜지스터(16)(제2b도)의 게이트에 적당한 승압을 제공하도록 충분하게 충전시키지 못한다. 그러므로 Vth 이하의 부적합한 전압 Vdd가 출력 단자(17)에 제공된다. 여러 경우에 있어서, 이 부적합 전압은 다수의 데이터 오차를 발생시킬 수 있으므로 허용되지 않는다.

상향 스파이크는 시간 주기(t)에서 시간 주기(t4)로의 전이에 의해 도시되었다. 상향 스파이크는 이 특정한 회로 내에서 출력 오차를 발생시키지 않으나, 여러 회로 내에서 오차들을 발생시킬 수 있다. 제3e도는 단자(17)의 바람직한 출력 신호를 도시하는 타이밍도이다.

소정의 작용시, 타이밍 오차에 의해 발생된 스파이크를 제거하는 것이 필요하다. 제4a도 및 제4b도는 제1도, 제2a도 내지 제2c도 및 제3a도 내지 제3e도에 관련하여 위에 도시한 스파이크를 완화시키도록 설계된 본 발명의 한 실시예의 개략도이다. 제4a도 및 제4b도의 실시예는 등속 호출 메모리 디바이스 내에 저장된 데이터의 열 디멀티플렉션(column demultiplexion)에 관련하여 본 발명의 예를 도시한 것이다. 본 명세서 내에 이 한가지 실시 예를 기술하였으나, 특정한 실시 예는 본 발명의 범위를 제한하는 소정의 방법에서 해석하지 않아야 한다. 본 발명이 2개 이상의 입력 신호들을 수용하고 이에 응답하여 출력 신호를 제공하는 소정의 조합 논리 회로 또는 그 외의 다른 형태의 회로에서 광범위하게 적용할 수 있다는 것을 알 수 있다.

제4a도는 본 발명의 한 실시예의 개략도이다. 멀티플랙서(8), 버퍼(10) 및 출력 단자(!2)는 동일한 번호가 붙은 제2a도의 구성 소자와 같이 동일한 방법으로 동작한다. 제4a도의 회로는 또한 전이 검출기(52)를 포함한다. 인에이블 신호들은 종종 칩에 외부적으로 제공되거나 다른 신호들에 응답하여 칩에서 발생된다. 이 실시 예에서, 이 신호는 단자(56)를 통해 제4a도의 회로에 제공된다. 어드레스 단자(AN+1 내지 AL)에 제공된 어드레스 신호들은 전이 검출기(52)에 제공된다. 전이 검출기(52)는 단자(T)에 출력 신호를 제공하는데 전이가 검출되지 않을 때는 논리 1이고 전이가 검출될 때는 논리 0으로 된다. 논리 1이 전이 검출기(52)에 의해 제공되고 논리 1인 인에이블 신호가 단자(56)에 제공될 때, AND 게이트(54)는 출력 버퍼(10)에 논리 1을 제공하고 출력 버퍼(10)는 단자(O 및

)에 제공된 신호에 따라 출력 신호를 단자(12)에 제공한다. 단자(56)의 인에이블 신호 또는 전이 검출기(52)의 출력 신호가 논리 0인 경우에, 출력 버퍼(10)는 디스에이블 되어 단자(12)에 고 임피던스를 제공한다.

제4b도는 전이 검출기(52)의 일부분의 개략도이다. 제4b도에 도시한 부분은 단자(IN)에 제공된 1개의 입력 신호를 동작시킨다. 다수의 입력 신호들이 전이 검출기(52)에 의해 진행되는 경우에, 제4b도에 도시한 각각의 회로들중 1개의 회로가 제공되어야 하고 단자(OUT)에 제공된, 다수의 회로들의 출력 신호들은 AND 게이트(58)와 같은 AND 게이트에 의해 조합된다. 단일 입력 전이 검출기(52A)는 검출된 전이에 응답하여 일시적 전이 검출 신호 즉 논리 0을 지연 유니트(60)에 의해 설정된 주기로 출력 단자에 제공함으로써 동작된다.

부분 전이 검출기(52A)의 동작을 설명하면, 트랜지스터(62, 64, 66, 68, 70, 72, 74 및 76)는 순순한 스위칭 디바이스로 가정한다. 그러므로, 이 트랜지스터들중 1개의 트랜지스터가 온이 됐다고 말하면 이는 트랜지스터 채널이 도통상태인 것을 의미한다. 반대로 트랜지스터가 '오프'됐다고 말하면 이는 트랜지스터 채널이 비도통 상태인 것을 의미한다. 단자(IN)에 논리 0 신호가 제공되면, p-채널 트랜지스터(66)는 온이 되고 N-채널 트랜지스터(64)는 오프 된다. 단자(IN)의 신호는 인버터(78)에 의해 반전되고 논리 1의 출력신호는 p-채널 트랜지스터(72)가 오프 되게 하며 N-채널 트랜지스터(74)가 온 되게 한다. 단자(IN)의 신호가 지연 회로(60)의 고정된 지연보다 긴 논리 0으로 가정하면, 논리 1 신호는 p-채널 트랜지스터(70)의 게이트 및 N-채널 트랜지스터(62)의 게이트에 제공된다. 그러므로 트랜지스터(70)는 오프 되고 트랜지스터(62)는 온 된다. 인버터(80)의 입력 단자에 제공된 논리 1은 p-채널 트랜지스터(68) 및 N-채널 트랜지스터(76)의 게이트에 논리 0을 제공한다. 그래서 트랜지스터(68)는 온 되고 트랜지스터(76)는 오프 된다. 이 상태에서, 단자(OUT)로부터 Vdd 또는 접지까지의 경로만이 트랜지스터(66 및 68)를 통과한다. 그러므로, 단자(OUT)에 제공된 신호는 Vdd 또는 논리 1이다.

단자(IN)의 신호가 논리 1로 변화할 때, p-채널 트랜지스터(66)는 턴 오프 되고 N-채널 트랜지스터(64)는 턴온된다. 이때, 신호의 변화가 지연 유니트(60)를 통해 진행하지 않으므로 논리 1은 N-채널 트랜지스터(62)의 게이트를 온 시키어 트랜지스터(62)는 온 된다. 2개의 트랜지스터(62 및 64)가 온이고 트랜지스터(66)가 오프이기 때문에, 단자(OUT)의 신호는 접지 또는 논리 0으로 억제된다. 단자(IN)의 논리 1은 p-채널 트랜지스터(72) 및 N-채널 트랜지스터(74)의 게이트에 논리 0을 제공하도록 인버터(78)에 의해 반전된다. 그래서 트랜지스터(72)는 턴온되고 트랜지스터(74)는 턴 오프 된다. 새로운 신호가 아직 지연 유니트(60)어 통해 진행되지 않았기 때문에, p-채널 트랜지스터(70)의 게이트 신호는 논리 1로 되어 트랜지스터(70)는 오프 된다. 논리 0이 지연 유니트(60)를 통해 진행될 후, p-채널 트랜지스터(70) 및 N-채널 트랜지스터(62)의 게이트의 논리 0은 트랜지스터(70)가 턴온되게 하고 트랜지스터(62)는 턴 오프 되게 한다. 그러므로, 단자(OUT)으로부터 접지까지의 경로는 차단되고 트랜지스터(70 및 72)를 통해 출력 단자로부터 Vdd까지의 경로가 설정되어 출력 단자에 논리 1 신호를 제공한다. 그러므로 부분 전이 검출기(52A)는 지연 유니트(60)에 발생된 지연에 의해 선정된 주기동안 단자(IN)의 신호를 논리 0에서 논리 1로의 전이 후에 논리 0인 출력 신호를 제공한다. 지연 유니트(60)의 지연은 예를 들어, RC 타이밍 지연, 다중 게이트 지연 또는 클럭된 타이밍과 같은 여러 가지 기술에 의해 제공될 수 있다. 지연 유니트(60)의 논리 0 출력 신호는 p-채널 트랜지스터(68) 및 N-채널 트랜지스터(76)의 게이트에 논리 1을 제공하도록 인버터(80)에 의해 반전된다. 그래서 트랜지스터(68)는 오프 되고 트랜지스터(76)는 온 된다.

단자(IN)의 신호가 논리 1에서 논리 0으로 변화하는 경우에, 인버터(78)는 p-채널 트랜지스터(72) 및 N-채널 트랜지스터(74)의 게이트에 논리 1을 제공하도록 단자(IN)의 신호를 반전시킨다. 그러므로 트랜지스터(72)는 턴 오프 되고 트랜지스터(74)는 턴온된다. 트랜지스터(76)는 이 논리 1이 지연 유니트(60) 및 인버터(80)를 통해 진행될 때까지 온으로 유지된다. 그러므로, 단자(OUT)에서 Vdd까지의 경로는 트랜지스터(72)에서 차단되고 트랜지스터(74 및 76)를 통하는 단자(OUT)에서 접지까지의 경로가 설정된다. 그러므로, 논리 0 출력 신호는 단자(OUT)에 제공된다. 단자(IN)의 논리 0는 p-채널 트랜지스터(66)가 턴온되게 하고 N-채널 트랜지스터(64)가 턴 오프 되게 한다. 인버터(78)에 제공된 논리 1 신호가 지연 유니트(60)를 통해 진행된 후에, 인버터(80)는 p-채널 트랜지스터(68) 및 N-채널 트랜지스터(76)의 게이트에 논리 0을 제공하도록 이 신호를 반전시킨다. 그래서 트랜지스터(68)는 턴온되고 트랜지스터(76)는 턴 오프 된다. 그러므로, 단자(OUT)에서 접지까지의 경로는 트랜지스터(76)에서 차단되고 단자(OUT)에서 트랜지스터(66 및 68)를 통하는 경로가 설정된다. 그래서 논리 1은 단자(OUT)상에 제공된다. 지연 유니트(60)에 의해 제공된 논리 1은 p-채널 트랜지스터(70)가 턴 오프 되게 N-채널 트랜지스터(62)가 턴온되게 한다. 이것은 부분 전이 검출기(52A)가 상술한 바와 같이 논리 1 입력 신호를 갖는 정지 상태(quiescent state)로 들어가게 한다. 요약하면, 부분 전이 검출기(52A)는 단자(IN)에 제공된 신호가 논리 0에서 논리 1로 또는 논리 1에서 논리 0으로 전이 할 때 선택된 기간의 논리 0 출력 신호를 제공한다. 다른 방법으로, 부분 전이 검출기는 논리 1 출력 신호를 제공한다.

부분 전이 검출기[부분 전이 검출기(52A)만 도시하였음]의 출력 신호들은 AND 게이트(58)에 입력 신호로써 제공된다. 부분 전이 검출기들에 의해 전이가 검출되지 않을 때, AND 게이트(58)에 대한 모든 입력 신호들은 논리 1이고 AND 게이트(58)의 출력 신호는 논리 1이다. 소정의 부분 전이 검출기가 전이를 검출할 경우에, AND 게이트(58)에 대한 입력 신호들중 1개의 입력 신호는 논리 0이고 AND 게이트(58)의 출력 신호는 논리 0이다.

제4a도 및 제4b도의 실시예의 동작은 제5a도 내지 제5e도의 타이밍도에 도시되어 있다. 제5a도 내지 제5c도는 제3a도 내지 제3c도와 동일하고 동일한 신호를 설명한다. 제5a도 내지 제5b도에 도시한 신호들은 전이 검출기(52)에 제공되고 전이 검출기(52)의 출력 신호는 제5d도에 도시하였다. 전이가 검출될 때, 전이 검출기(52)는 AND 게이트(54)에 논리 0 신호를 제공하고 다음 버퍼(10)의 인에이블 단자(E)에 논리 0을 제공한다. 논리 0 인에이블 신호는 부스팅 회로(20)(제2c도)가 단자(40)(제2c도)에 논리 0을 제공하게 한다. 이것은 캐패시터(44)(제2c도)가 방전하게 한다. 그러나, 전이 검출기(52)에 의해 제공된 지연은 캐패시터(44)가 충전하므로써 부스팅 회로(20)가 정상적으로 동작하게 충분히 길게 선택된다. 그러므로 제5c도에 도시한 바와 같이 시간 주기(t₁)에서 (t₂)로 그리고 (t₃)에서 (t₄)로 전이시 스파이크가 발생할 때, 출력 버퍼(10)는 디스에이블되고 출력 버퍼(10)의 출력 신호는 제거된다. 출력 버퍼(10)가 높은 임피던스 출력 신호를 제공함에도 불구하고, 누승된 시간 주기가 너무 짧기 때문에 단자(12)의 신호는 변하지 않고 버퍼(12)의 출력 신호는 억제된다. 이것은 제5e도에 도시되어 있다. 그러므로 출력 버퍼(10)는 제5e도에 도시한 스파이크 없는 출력 신호를 출력 단자(12)에 제공한다. 하향 스파이크를 차단시킴으로써, 본 실시 예는 부스팅 회로(20)가 적당하게 변화되게 하여, 제3d도에 도시한 이전의 신호와 다른 시간 주기(t₂)중에 전체 Vdd 출력 신호를 제공한다. 선택적인 실시 예와 같이, 디스에이블 신호는 조합 회로 또는 멀티플랙서(8)와 출력 버퍼(10) 사이에 배치된 회로에 직접 제공될 수 있다. 소정의 이 실시 예들은 본 발명의 범위 내에 명확하게 선택되어 설계되었다.

특정한 실시 예들을 본 명세서에 기술하였으나, 본 발명의 범위를 제한하도록 구성되지는 않았다. 본 발명의 범위는 본 명세서에 첨부된 특허 청구의 범위에 의해서만 제한된다.

Claims

최소한 2개의 논리 입력 신호들에 응답하여 조합 연산(combinatorial operation)을 수행하기 위한 회로에 있어서, 상기 입력 신호들을 수신하고, 이 입력 신호들에 응답하여 출력 신호를 제공하는 조합 회로(combinatorial circuit), 상기 입력 신호들의 일부분 또는 전체를 수신하고, 수신된 입력 신호들 중 1개의 입력 신호에서 검출된 전이(transition)에 응답하여 디스에이블 신호(disable signal)를 제공하는 전이 검출기(transition detector), 및 상기 출력 신호를 수신하고, 상기 출력 신호에 응답하여 버퍼된(buffered) 출력 신호를 제공하며, 상기 디스에이블 신호를 수신하도록 적용되고 상기 디스에이블 신호에 응답하여 디스에이블 되는 출력 버퍼를 포함하고, 상기 조합 회로는 동작 상태로 유지되며, 조합 회로 출력에서 발생하는 타이밍 글리치(timing glitch)가 상기 출력 버퍼에 의하여 억제되는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 출력 버퍼는 상기 버퍼된 출력을 제공하는 전원선들 사이에 트랜지스터들을 포함하는 것을 특징으로 하는 회로.
제2항에 있어서, 상기 트랜지스터들은 n-채널 소자인 것을 특징으로 하는 회로.
제2항 또는 제3항에 있어서, 상기 트랜지스터들은 출력 라인에 풀업(Pull up) 또는 풀다운(pull down)을 제공하는 것을 특징으로 하는 회로.
제2항 또는 제3항에 있어서, 상기 출력 트랜지스터들 중 적어도 하나에 연결된 부스팅 회로(boost circuit)를 포함하고, 상기 부스팅 회로는 상기 적어도 하나의 출력 트랜지스터를 원하는 출력 전압까지 부스팅시키기 위하여 일정한 시간동안 전하를 축적하는 충전 회로를 포함하는 것을 특징으로 하는 회로.
제5항에 있어서, 상기 충전 회로는 상기 전하를 축적하는 캐패시터를 포함하는 것을 특징으로 하는 회로.
제6항에 있어서, 상기 충전 회로는 상기 적어도 하나의 출력 트랜지스터가 적어도 상기 전원선의 전압에서 도통하도록 부스팅시키는 데 충분한 일정 시간 동안 전하를 축적하는 것을 특징으로 하는 회로.
제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서, 상기 전이 검출기는 상기 입력 신호들 중 하나를 수신하도록 연결된 일군의 트랜지스터들과, 상기 전원선 및 상기 일군의 트랜지스터들 사이에 연결된 다른 군의 트랜지스터들과, 상기 일군의 트랜지스터들의 동작을 지연시키기 위하여 상기 다른 군의 트랜지스터들을 상기 일군의 트랜지스터들에 연결하도록 배열된 지연회로를 포함하는 것을 특징으로 하는 회로.
제5항에 있어서, 입력 전이(input transition)가 있는 때마다 축적된 전하를 방전시키기 위한 논리 회로를 포함하는 것을 특징으로 하는 회로.
제1항, 제2항, 제3항, 제6항, 제7항, 제9항 중 어느 한 항에 있어서, 상기 디스에이블 신호를 제1 입력으로서 게이트에 제공되고, 상기 게이트는 제2디스에이블 신호를 수신하기 위한 제2 입력단을 구비하는 것을 특징으로 하는 회로.
제1항, 제2항, 제3항, 제6항, 제7항, 제9항 중 어느 한 항에 있어서, 상기 조합 회로는 메모리 장치에 대한 디코딩 회로인 것을 특징으로 하는 회로.