JP3077808B2 - グリッチ抑制回路 - Google Patents

グリッチ抑制回路

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JP3077808B2 JP01237406A JP23740689A JP3077808B2 JP 3077808 B2 JP3077808 B2 JP 3077808B2 JP 01237406 A JP01237406 A JP 01237406A JP 23740689 A JP23740689 A JP 23740689A JP 3077808 B2 JP3077808 B2 JP 3077808B2
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Description

【発明の詳細な説明】 産業上の利用分野 この発明はディジタル回路の分野に関する。更に具体
的に云えば、この発明はディジタル回路に於ける誤差の
抑圧に関する。
従来の技術及び問題点 ディジタル技術が電子回路を設計する時に選ばれる回
路技術になってきた。ディジタル回路は雑音に対する免
疫性が高いことにより、アナログ回路よりも信頼性が一
層大きい。これはディジタル信号が２進性であることに
由るものである。小さな雑音又は部品の変動は、２進ビ
ットを論理１から論理０に又はその逆に変えない限り、
ディジタル信号として伝えられる情報に影響しない。こ
の為ディジタル回路に於ける高度のデータの完全さが得
られる。
他方、２進ビットの値を変化させる問題（グリッチ）
は、回路全体に亘って伝搬する誤差の原因となることが
ある。ディジタル数の１つのビットの変化が、その数の
値を大幅に変えることがある。従って、ディジタル回路
はアナログ回路よりも誤差に対する免疫性が大きいが、
実際に誤差が起った場合は、その影響が一層大きい。従
って、グリッチの考えられる全ての源を除き又は軽減す
ることが非常に重要である。
普通に見られるグリッチの１つの源はタイミング誤差
である。タイミング誤差は、信号が論理ゲートの様な組
合せ回路の入力端子に異なる時刻に到着する時に起る。
組合せ回路が、遅い信号の前の信号の値と速い信号の新
しい信号の値との組合せに反応する。この時、組合せ回
路は、２つの古い信号に応答して、その後２つの新しい
信号に応答して出力信号を発生するだけであるべきであ
るのに、古い信号及び新しい信号に応答して出力を発生
する。
大抵のディジタル信号は全く同じ時刻に組合せ回路に
到着しないが、大抵の場合、これは問題ではない。組合
せ回路が、正しい新しい信号を受取る前にグリッチ出力
信号を発生する程反応が速くないか、或いは適当なタイ
ミングの設計によってこう云うグリッチが装置内で消え
る様に保証される。然し、或る非同期形の設計及び容量
性放電回路では、こう云う種類のグリッチが誤差の原因
となったり、或いは回路の正しい動作の重大な妨げとな
ることがある。従って、こう云うグリッチの影響を受け
やすい種類の回路では、グリッチを除くことが重要であ
る。
本発明の目的は、複数の入力信号間の不正なタイミン
グが原因で起こるグリッチを抑制するための誤差抑制回
路および誤差抑制方法を提供することにある。
問題点を解決する為の手段及び作用 誤差抑制回路および誤差抑制方法は以下のようにして
実現できる。即ち、誤差抑制回路は変化検出器を含んで
おり、これはグリッチ信号を出さない様にすべき組合せ
回路に入力する入力信号を持っている。変化検出器が１
つの入力信号の変化を検出した時、それが不作動信号を
発生する。この不作動信号を使って組合せ回路の出力回
路を不作動にするか、或いは組合せ回路の出力信号を受
取る回路の入力回路を不作動にすることができる。一実
施例では、変化検出器が、不作動信号を打切る時を内部
で決定する遅延発生器を含む。遅延発生器によって定め
られる遅延は、組合せ回路の出力信号が、組合せ回路に
対する入力信号の間の予想される最大のタイミング誤差
よりも長い間、抑制されることを保証する様に選ばれ
る。組合せ回路の出力信号が、組合せ回路に対して適正
な入力信号が供給されるまで抑制されるから、入力信号
の間の遅延が原因で起る誤った出力信号が抑制される。
この発明は少なくとも２つの入力信号に応答して組合
せ動作を行なう組合せ回路を提供する。組合せ回路が、
入力信号を受取ると共に不作動信号を受取り、入力信号
に応答して出力信号を発生し、不作動信号に応答して出
力信号を抑制する。更に変化検出器が入力信号の一部分
又は全部を受取り、受取った１つの入力信号に検出され
た変化に応答して、不作動信号を発生する。
この発明は以下図面について好ましい実施例を詳しく
説明する所から最も良く理解されよう。
実施例 タイミング誤差が特に問題になる分野はランダムアク
セス・メモリ（RAM）である。RAMでタイミング誤差がよ
り起りやすいのは、長さの長い導線を必要とする為であ
る。この説明では、そこから出力ビットを選択する列を
決定するマルチプレクサに対するアドレス信号を供給す
る時の線の遅延によって起る誤りを防止する様に設計さ
れたこの発明の実施例を取上げる。こう云う種類の誤り
は、静止列モードRAMで非常に問題である。静止列モー
ドでは、列アドレスがアドレス入力ピンから列マルチプ
レクサに直接的に供給される。内部回路はチップの外か
らくる信号のタイミングを制御できないから、RAMの設
計には極端なタイミング誤差に対する用意をしなければ
ならない。この特定の実施例を説明するが、これがこの
発明の範囲を制限するものであると解してはならない。
タイミング誤差は、例えば論理ゲート又は論理アレイの
様な任意の組合せディジタル回路で起り得る。更に、こ
の明細書の説明はディジタル回路に対するものである
が、タイミング誤差及びその他のグリッチはアナログ回
路でも起り得る。この発明は、ここで説明する実施例と
同じく、こう云う回路に於けるタイミング誤差を防止す
るのにも同じ様に有効である。
第１図は簡単にした従来のランダムアクセス・メモリ
・アレイの回路図である。第2A図乃至第2C図は復号マル
チプレクサの回路図である。第3A図乃至第3E図は、第2A
図乃至第2C図の従来の回路に於けるタイミング誤差によ
って起る問題を説明する為の時間線図である。第4A図及
び第4B図は第１図乃至第３図に例示した問題を解決する
この発明の一実施例の回路図である。第5A図乃至第5E図
は第4A図及び第4B図の実施例の動作を示す時間線図であ
る。
第１図は従来のRAM1の回路図である。RAM1がアドレス
端子A0乃至ALを介してアドレス入力信号を受取る。アド
レス端子A0乃至ANに供給された信号が行アドレス復号器
２を駆動する。アドレス端子A0乃至ANの信号に応答し
て、行復号器が、アレイ４内の１行のメモリ・セルを選
択する信号をアレイ４に供給する。選択されたメモリ・
アレイの信号がセンスアンプ６に供給される。センスア
ンプはメモリ・セルから供給された小さい信号を受取
り、それを一杯の論理レベル（普通は論理０は0Vで論理
１は5V）まで増幅し、その信号を「ラッチ」する、即ち
記憶する。ラッチされた１行の信号がマルチプレクサ８
に供給される。マルチプレクサ８は、アドレス端子AN＋
１乃至ALを介して供給されたアドレス信号に応答して、
記憶された１行のデータにあるビットの内の１つを選択
する。選択されたビットが出力バッファ10に供給され、
これが出力端子12に選択されたビットを供給する。
現世代の１メガビット・ダイナミックRAMでは、1,024
個のデータ・ビットの内の１つを選択する32個の信号
が、アドレス端子AN＋１乃至ALに供給される。リード線
の配置条件の為、アドレス端子AN＋１乃至ALに供給され
るアドレス信号を送るリード線を同じ長さにすることは
殆んど不可能である。従って、アドレス信号がマルチプ
レクサ８に異なる時刻に到達する場合が多く、タイミン
グ誤差を生ずる可能性がある。
第2A図乃至第2C図は第１図のRAM1の列選択回路を詳し
く示す回路図である。データ・ビットが相補形で、端子
D0乃至DMと▲▼乃至▲▼を介してマルチプレク
サ８に供給される。マルチプレクサ８が１つのデータ・
ビットを選択し、選択されたデータ・ビットを相補形で
リード線Ｏ及びに供給する。マルチプレクサ８が、ア
ドレス端子AN＋１乃至ALを介して供給されたアドレス信
号に応答して、供給されたデータ・ビットを選択する。
出力データ・ビットが出力バッファ10に供給され、それ
がそのデータ・ビットを出力パッド12に供給する。出力
バッファ10は入力端子Ｅの信号によって付能される。
第2B図は第１図及び第2A図の出力バッファ10の回路図
である。Ｎチャンネル形電界効果トランジスタ14,16が
出力端子17を駆動する。トランジスタ14のゲートが端子
からバッファ18を介して供給される信号によって駆動
される。例えば、端子Ｏに論理０が供給された場合、相
補形の１が端子からバッファ18を介してトランジスタ
14のゲートに供給される。従って、トランジスタ14が導
電し、出力端子17を引下げて、端子17に論理０を発生す
る。端子Ｏに論理１が供給された時、バッファ18を介し
てトランジスタ14のゲートに論理０が供給され、従って
トランジスタ14は端子17を引下げない。バッファ10を不
作動にすべきであることを示す信号が端子Ｅから入った
場合、バッファ18はトランジスタ14のゲートに論理０信
号を供給し、トランジスタ14は、端子Ｏの信号に関係な
く、端子17の信号を引下げない。
トランジスタ16がブースタ回路20によって駆動され
る。ラッチアップの問題を避ける為に、Ｐチャンネル形
トランジスタの代わりに、Ｎチャンネル形トランジスタ
16を使う。然し、大体Vddに等しい論理１の電圧がトラ
ンジスタ16のゲートに供給されると、端子17に供給され
る電圧はVddより閾値電圧（Vth）１個分だけ低い。この
電圧降下は多くの用途では受入れることができない。こ
の問題をなくす為、ブースタ回路20がトランジスタ16の
ゲートに対し、VddよりVth1個分よりも大きな値だけ高
い信号（昇圧信号）を供給する。端子Ｏの信号が論理１
である時、ブースタ回路20が昇圧信号を供給し、トラン
ジスタ16が端子17の信号をVddに引上げる。端子Ｏの信
号が論理０である時、ブースタ回路20が論理０を供給
し、トランジスタ16は端子17の信号を引上げない。バッ
ファ10を不作動にすべきであることを示す信号が端子Ｅ
に入ると、ブースタ回路20は論理０出力信号を発生し、
端子16は、端子Ｏの信号に関係なく、端子17の信号を引
上げない。
第2C図は第2B図のブースタ回路20の回路図である。従
来、色々な形式のブースタ回路が使われている。第2C図
は一例のブースタ回路を示す。論理０が端子Ｏ又は端子
Ｅに供給されると、アンド・ゲート22が０の出力信号を
発生する。アンド・ゲート22の出力信号がインバータ24
によって１回反転され、インバータ26によってもう１度
反転される。従って、トランジスタ28のドレインの信号
は0Vである。アンド・ゲート22の出力信号がインバータ
30によっても１回反転され、インバータ32によってもう
１回反転され、インバータ34によって更に１回反転され
る。従って、インバータ34は論理１即ちVddの信号を供
給する。トランジスタ38のゲートがVddに結合されてい
るから、トランジスタ38のドレイン、従ってトランジス
タ28のゲートがVddからVthを差引いた値に引張られる。
この電圧により、トランジスタ28がオンになり、それに
よって端子40が0Vに引張られる。従って、ブースタ回路
20から発生される電圧は低であり、トランジスタ16（第
2B図）は導電しない。
ブースタ回路20が、低電圧出力信号から高電圧昇圧出
力信号への変化の間、昇圧電圧信号を供給する為の電荷
を発生する。論理１信号が端子Ｅに供給され、端子Ｏの
信号が論理０から論理１に変化する時、トランジスタ28
のゲートに接続されたキャパシタ42の極板に蓄積された
正の電荷が、トランジスタ28のゲートの電圧をVddより
高い値に昇圧する。正の電荷は、アンド・ゲート22の出
力端子に接続されたキャパシタ42の極板が0Vに保たれ、
トランジスタ28のゲートに接続されたキャパシタ42の極
板がVdd−Vthに保たれている間に蓄積されている。キャ
パシタ42は、トランジスタ28のゲートの過充電によっ
て、トランジスタ28のゲート絶縁体を破壊するのを避け
る為に、比較的容量の小さい装置にしなければならな
い。インバータ24,26の内部遅延により、キャパシタ42
がトランジスタ28のゲートに電荷を放出する時間が得ら
れる。インバータ26の出力信号が論理０から論理１に変
わるまでに、トランジスタ28のゲートは少なくともVdd
＋Vthまで昇圧される。従って、トランジスタ28を介し
て端子40には一杯のVddが供給される。
端子40のVddの電圧レベルが、キャパシタ44の端子40
に接続された極板を正の電荷で充電する。この時、イン
バータ36の出力端子に接続されたキャパシタ44の極板は
0Vに保たれている。キャパシタ44が充電される間、イン
バータ30の入力端子の論理１がインバータ30,32,34を伝
播して、トランジスタ38のソースに論理０を供給する。
この論理０の電圧レベルにより、トランジスタ28のゲー
トがトランジスタ38を介して低に引張られる。従って、
トランジスタ28は導電しなくなる。そうなった時、イン
バータ36の出力端子の信号が論理０レベルから論理１レ
ベル即ちVddレベルになる。これによって、キャパシタ4
4の端子40に接続された極板の正の電荷から端子40に電
荷が放出される。キャパシタ44はトランジスタ16（第2B
図）のゲート静電容量に比べて非常に大きい静電容量を
持つ様に選ばれており、この電荷は導電していないトラ
ンジスタ28を介して放電することができないから、トラ
ンジスタ16（第2B図）のゲートの電圧レベルはVddより
十分高く昇圧される。トランジスタ46,48,50は全てゲー
トをドレインにストラップ接続してあり、このドレイン
はVddとは反対側に接続されていて、これらのトランジ
スタが直列に接続されている。従って、これらのトラン
ジスタは、端子40の電圧がVddよりVthの３倍よりも大き
い値に上昇した場合に、導電を開始する。これが端子40
の電圧を制限し、こうしてトランジスタ16（第2B図）の
損傷を避ける。
この発明が解決する問題を正確に説明することができ
る様に、第１図及び第2A図乃至第2C図の回路を詳しく説
明した。第3A図乃至第3E図は、第１図及び第2A図乃至第
2C図の回路に於けるタイミング誤差によって起る問題を
説明する為の時間線図である。第3A図乃至第3E図の時間
線図は、この回路を著しく簡単にしたものゝ動作を示し
ている。この例では、Ｎが０に等しく、Ｌが２に等し
い。従ってアレイ４（第１図）が１行を持っており、行
アドレス信号を必要としない。第3A図はアドレス端子A1
のアドレス信号を表わし、第3B図は端子A2のアドレス信
号を表わす。２つの２進ビットによって４つのアドレス
を選ぶことができるから、この記憶素子の行は４個のメ
モリ・セルを含む。この例で、これらのメモリ・セルに
記憶されるデータが、それに対応するアドレスと共に下
の表に示されている。 A1 A2 Ｄ ０ ０ ０ ０ １ １ １ ０ １ １ １ ０ 第3C図は、第3A図及び第3B図に示す信号とこの表に示
す記憶データに応答して、マルチプレクサ８から端子Ｏ
（第2A図）に発生される信号を示す。期間t1の間、マル
チプレクサ８が１−０位置（A1＝１及びA2＝０）で記憶
されるデータに対応する論理１信号を発生する。期間t2
の間、供給されたアドレス信号は、位置０−１に記憶さ
れたデータを供給すべきであることを示しており、従っ
て端子Ｏに論理１が出る。然し、タイミング誤差の為、
マルチプレクサ８が位置０−０に記憶されたデータを一
時的に供給する。これが端子Ｏに供給される信号の下向
きのスパイクとなって現れる。
大抵の場合、端子Ｏのスパイクは、後続の回路がこう
云うスパイクを無視する様に設定されている為に、後続
の回路によって無視される。然し、第2C図の回路はこう
云う種類のスパイクの悪影響を受ける。第3D図は端子17
（第2B図）に発生される信号の時間線図である。期間t1
の間、出力バッファ10が端子17に一杯のVddの出力信号
を発生する。これはブースタ回路20がトランジスタ16
（第2B図）のゲートの電圧をVdd＋Vthより十分高く昇圧
するからである。ブースタ回路20がスパイクを受取る
と、「一時的な」論理０がブースタ回路20を伝搬して、
インバータ26の出力端子に論理０を供給する。この論理
０が更に伝搬して、インバータ34の出力端子に論理１が
出る。この論理１がトランジスタ38を介してトランジス
タ28をターンオンする。ブースタ回路20に正しい信号が
供給される時、これが端子40の電圧レベルを０に引張り
始める。キャパシタ44は、トランジスタ16（第2B図）の
ゲートの正しいブースタ作用を行なう程充電することが
できない。従って、Vdd−Vthと云う不適切な電圧が出力
端子17に発生される。場合によっては、この不適切な電
圧が大きなデータの誤まりを招くことがあり、従って受
入れることができない。
期間t3から期間t4への移り変わりにより、上向きスパ
イクが示されている。上向きスパイクは、この特定の回
路では出力の誤まりを招かないが、ある回路では誤まり
を招くことがある。第3E図は端子17の所望の出力信号を
示す時間線図である。
或る用途では、タイミング誤差によって発生されたス
パイクを除くことが必要である。第4A図及び第4B図は第
１図、第2A図乃至第2C図及び第3A図乃至第3E図について
上に示したスパイクを軽減する様に設計されたこの発明
の一実施例の回路図である。第4A図及び第4B図の実施例
は、ランダムアクセス・メモリ装置に記憶されるデータ
の列毎の分解の場合のこの発明の例を示している。この
一実施例を説明するが、この特定の実施例が何らこの発
明の範囲を制約するものと解してはならない。この発明
は、２つ又は更に多くの入力信号を受取って、それに応
答して出力信号を発生する任意の組合せ論理回路又はそ
の他の形式の回路に広く用いられる。
第4A図はこの発明の一実施例の回路図である。マルチ
プレクサ８、バッファ10及び出力端子12は第2A図に同じ
参照数字で示した部品と同様に動作する。更に第4A図の
回路は変化検出器52を含む。付能信号は、チップの外部
から供給されるか、或いは他の信号に応答して、チップ
上で発生される場合が多い。この実施例では、この信号
が端子56を介して第4A図の回路に供給される。アドレス
端子AN＋１乃至ALに供給されたアドレス信号が変化検出
器52に供給される。変化検出器52が端子Ｔに出力信号を
発生する。この信号は、変化が検出されなかった時は論
理１であり、変化が検出された時は論理０である。変化
検出器52によって論理１が発生され、論理１の付能信号
が端子56に供給された時、アンド・ゲート54が論理１を
出力バッファ10に供給し、出力バッファ10が、端子Ｏ及
びに供給された信号に応じて、端子12に出力信号を供
給する。端子56の付能信号又は変化検出器52の出力信号
が論理０であれば、出力バッファ10が不作動にされ、端
子12に対して高インピーダンスになる。
変化検出器52の一部分の回路図が第4B図に示されてい
る。第4B図に示す部分は、端子INに供給された１つの入
力信号に対して作用する。変化検出器52が多数の入力信
号を処理すべき場合、第4B図に示す回路を夫々１つずつ
設け、端子OUTに発生されるこれら多数の回路の出力信
号をアンド・ゲート58の様なアンド・ゲートで組合せな
ければならない。入力１個の変化検出器52Aは、変化が
検出されたことに応答して、端子OUTに、遅延装置60に
よって設定された持続時間を持つ論理０の一時的な変化
検出信号を発生する。
この部分的な変化検出器52Aの動作の説明に当たっ
て、トランジスタ62,64,66,68,70,72,74,76は純粋なス
イッチング装置であると仮定する。従って、これらのト
ランジスタの内の１つがオンになると云う時、それはト
ランジスタのチャンネルが導電していることを意味す
る。逆に、トランジスタがオフであると云う時、それは
トランジスタのチャンネルが導電しないことを意味す
る。論理０信号が端子INに供給されると、Ｐチャンネル
形トランジスタ66がオンであり、Ｎチャンネル形トラン
ジスタ64がオフである。INの信号がインバータ78によっ
て反転され、論理１の出力信号により、Ｐチャンネル形
トランジスタ72はオフになり、Ｎチャンネル形トランジ
スタ74はオンになる。INの信号が、遅延回路60の一定の
遅延時間よりも長い間、論理０であったと仮定すると、
論理１信号がＰチャンネル形トランジスタ70のゲート及
びＮチャンネル形トランジスタ62のゲートに供給され
る。従って、トランジスタ70がオフであり、トランジス
タ62がオンである。インバータ80の入力端子に供給され
た論理１が反転されて、Ｐチャンネル形トランジスタ68
及びＮチャンネル形トランジスタ76のゲートに論理０を
供給する。従って、トランジスタ68がオンで、トランジ
スタ76がオフである。この状態では、端子OUTからVdd又
はアースへの唯一の通路はトランジスタ66及び68を通る
ものである。従って、端子OUTに供給される信号はVdd、
即ち論理１である。
端子INの信号が論理１に変化すると、Ｐチャンネル形
トランジスタ66がターンオフになり、Ｎチャンネル形ト
ランジスタ64がターンオンになる。この時、信号の変化
は遅延装置60を伝搬しておらず、従って論理１がＮチャ
ンネル形トランジスタ62のゲートにかゝっており、トラ
ンジスタ62がオンである。トランジスタ62,64が両方と
もオンであり、トランジスタ66がオフであるから、端子
OUTの信号はアースに引張られる、即ち論理０になる。
端子INの論理１がインバータ78によって反転されて、Ｐ
チャンネル形トランジスタ72及びＮチャンネル形トラン
ジスタ74のゲートに論理０を加える。従ってトランジス
タ72がターンオンになり、トランジスタ74がターンオフ
になる。新しい信号はまだ遅延装置60を伝搬していない
から、Ｐチャンネル形トランジスタ70のゲートの信号は
論理１であり、トランジスタ70がオフである。論理０が
遅延装置60を伝搬した後、Ｐチャンネル形トランジスタ
70及びＮチャンネル形トランジスタ62のゲートに対する
論理０により、トランジスタ70がターンオンになり、ト
ランジスタ62がターンオフになる。従って、端子OUTか
らアースへの通路が切れ、端子OUTからトランジスタ70
及び72を介してVddに到る通路が設定され、端子OUTに論
理１信号が出る。従って、部分的な変化検出器52Aは、
端子INの信号が論理０から論理１に変化した後、遅延装
置60に組込まれた遅延時間によって決定される期間の
間、端子INに論理０の出力信号を発生する。遅延装置60
の遅延時間は、例えばRC計時遅延装置、多重ゲート遅延
装置又はクロック式タイミングの様な任意の方法によっ
て求めることができる。遅延装置60の論理０の出力信号
がインバータ80によって反転されて、Ｐチャンネル形ト
ランジスタ68及びＮチャンネル形トランジスタ76のゲー
トに論理１を供給する。従って、トランジスタ68がオフ
であり、トランジスタ76がオンである。
この時端子INの信号が論理１から論理０に変わると、
インバータ78が端子INの信号を反転して、Ｐチャンネル
形トランジスタ72及びＮチャンネル形トランジスタ74の
ゲートに論理１を供給する。従って、トランジスタ72が
ターンオフになり、トランジスタ74がターンオンにな
る。この論理１が遅延装置60及びインバータ80を伝搬す
るまで、トランジスタ76はオンに止まる。従って、端子
OUTからVddへ到る通路がトランジスタ72の所で切れ、端
子OUTからトランジスタ74,76を介してアースに到る通路
が設定される。この為、端子OUTに論理０の出力信号が
出る。端子INの論理０により、Ｐチャンネル形トランジ
スタ66がターンオンになり、Ｎチャンネル形トランジス
タ64がターンオフになる。インバータ78によって発生さ
れた論理１信号が遅延装置60を伝搬した後、インバータ
80がこの信号を反転して、Ｐチャンネル形トランジスタ
68及びＮチャンネル形トランジスタ76のゲートに論理０
を供給する。従って、トランジスタ68がターンオンにな
り、トランジスタ76がターンオフになる。この為、端子
OUTからアースに到る通路がトランジスタ76の所で切
れ、端子OUTからトランジスタ66,68を通る通路が設定さ
れる。この為、端子OUTに論理１がでる。遅延装置60に
よって発生された論理１により、Ｐチャンネル形トラン
ジスタ70がターンオフになり、Ｎチャンネル形トランジ
スタ62がターンオンになる。これによって部分的な変化
検出器52Aは休止状態になり、前に述べた様に論理０の
入力信号を持つ。要約すれば、部分的な変化検出器52A
では、端子INに供給される変化信号が論理０から論理１
へ又は論理１から論理０へ変化した時、選ばれた持続時
間を持つ論理０の出力信号を発生する。その他の時、部
分的な変化検出器は論理１の出力信号を発生する。
部分的な変化検出器（部分的な変化検出器52Aだけを
示してある）の出力信号が、アンド・ゲート58に対する
入力信号として供給される。部分的な変化検出器によっ
て変化が検出されない時、アンド・ゲート58に対する全
ての入力信号が論理１であり、アンド・ゲート58の出力
信号が論理１である。何れかの部分的な変化検出器が変
化を検出すると、アンド・ゲート58に対する１つの入力
信号が論理０になり、アンド・ゲート58の出力信号は論
理０である。
第4A図及び第4B図の実施例の動作が第5A図乃至第5E図
の時間線図に示されている。第5A図乃至第5C図は第3A図
乃至第3C図と同じであり、同じ信号を示す。第5A図及び
第5B図に示す信号が変化検出器52に供給され、変化検出
器52の出力が第5D図に示されている。変化が検出される
と、変化検出器52がアンド・ゲート54に対して論理０信
号を供給し、このゲートがバッファ10の付能端子Ｅに論
理０を供給する。論理０の付能信号により、ブースタ回
路20（第2C図）が端子40に論理０を発生する（第2C
図）。これによってキャパシタ44（第2C図）が放電す
る。然し、変化検出器52による遅延は、キャパシタ44が
充電することができる様にし、こうしてブースタ回路20
が正常に動作することができるくらいに長く選ばれる。
従って第5C図に示す様に、期間t1からt2及びt3からt4の
変化の時にスパイクが発生する時、出力バッファ10が不
作動にされ、出力バッファ10の出力信号が抑制される。
出力バッファ10が高インピーダンスの出力信号を発生す
る間、それに関係する期間は非常に短かいので、バッフ
ァ10の出力信号が抑制される間、端子12の信号は変化し
ない。このことが第5E図に反映している。即ち、出力バ
ッファ10は、端子12に、第5E図に示したスパイクの無い
出力信号を発生する。下向きスパイクを阻止することに
より、この実施例はブースタ回路20が正しく充電できる
様にし、こうして第3D図に示した従来の信号とは異な
り、期間t2の間一杯のVddの出力信号を発生する。別の
実施例として、不作動信号を組合せ回路に直接的に、又
はマルチプレクサ８と出力バッファ10の間に配置した回
路に供給しても良い。こう云う何れの実施例も、この発
明の範囲内で容易に考えられる選択事項である。
具体的な実施例を説明したが、これがこの発明の範囲
を制限するものと解してはならない。この発明の範囲は
特許請求の範囲のみによって限定されることを承知され
たい。
以上の説明に関連して更に下記の項を開示する。
（１） 少なくとも２つの入力信号に応答して組合せ動
作を行なう回路に於いて、前記入力信号を受取ると共に
不作動信号を受取り、前記入力信号に応答して出力信号
を発生し、前記不作動信号に応答して該出力信号を抑圧
する組合せ回路と、前記入力信号の一部分又は全部を受
取り、受取った１つの入力信号に検出された変化に応答
して前記不作動信号を発生する変化検出器とを有する回
路。
（２） （１）項に記載した回路に於いて、入力信号が
ディジタル信号である回路。
（３） （１）項に記載した回路に於いて、組合せ回路
が論理ゲートである回路。
（４） （１）項に記載した回路に於いて、組合せ回路
がマルチプレクサである回路。
（５） （１）項に記載した回路に於いて、この回路が
１つの基板内に形成されている回路。
（６） （１）項に記載した回路に於いて、この回路が
１個の半導体基板内に形成されている回路。
（７） 少なくとも２つの論理入力信号に応答して組合
せ動作を実施する回路に於いて、入力信号を受取り、該
入力信号に応答して出力信号を発生する組合せ回路と、
前記入力信号の一部分又は全部を受取り、受取った１つ
の入力信号に検出された変化に応答して不作動信号を発
生する変化検出器と、前記出力信号を受取り、該出力信
号に応答してバッファ出力信号を発生し、更に前記不作
動信号を受取る様になっていて、該不作動信号に応答し
て不作動にされる出力バッファとを有する回路。
（８） （７）項に記載した回路に於いて、組合せ回路
が論理ゲートで構成される回路。
（９） （７）項に記載した回路に於いて、組合せ回路
がマルチプレクサで構成される回路。
（10） （７）項に記載した回路に於いて、この回路が
１個の基板内に形成されている回路。
（11） （７）項に記載した回路に於いて、この回路が
１個の半導体基板内に形成されている回路。
（12） 入力信号を受取ると共に不作動信号を受取り、
入力信号に応答して出力信号を発生し、前記不作動信号
に応答して前記出力信号を抑圧する組合せ回路に於ける
誤差を抑制する方法に於いて、前記入力信号の一部分又
は全部を受取り、受取った１つの入力信号に検出された
変化に応答して前記不作動信号を発生する変化検出器を
設け、前記不作動信号を前記組合せ回路に供給して前記
出力信号を抑圧する工程を含む方法。
（13） （12）項に記載した方法において、変化検出器
が選ばれた持続時間の間不作動信号を発生する方法。
（14） （12）項に記載した方法に於いて、組合せ回路
が論理ゲートである方法。
（15） （12）項に記載した方法に於いて、入力信号が
ディジタル信号である方法。
（16） （12）項に記載した方法に於いて、組合せ回路
がマルチプレクサである方法。
発明の効果 本発明の誤差抑制回路は変化検出器を有し、この変化
検出器がマルチプレクサからの入力信号の変化を検出す
ると、変化検出器が信号を発生し、この信号は、組合せ
回路の内、グリッチ及び／又はタイミング誤差の影響を
受けやすい部分より先に、組合せ回路の動作を一時的に
抑制する。この遅延がグリッチ及び／又はタイミング誤
差が消滅する時間を持たせる。これによって、抑制され
たグリッチ及び／又はタイミング誤差が原因で起る様な
誤りを避ける為に、影響を受けやすい部分に対して一層
きれいな信号が得られる。
【図面の簡単な説明】
第１図は従来のメモリ装置の回路図、第2A図は第１図の
列マルチプレクサ及び出力バッファの回路図。第2B図は
第2A図の出力バッファ10の回路図、第2C図は第2B図のブ
ースタ回路20の回路図、第３図は第2A図の回路の動作を
示す時間線図、第4A図はこの発明の一実施例の回路図、
第4B図は第4A図の変化検出器52の回路図、第５図は第4A
図の回路の動作を示す時間線図である。 主な符号の説明 8:マルチプレクサ 10:出力バッファ 12:出力パッド 52:変化検出器
フロントページの続き (72)発明者 ロジャー ディー．ノーウッド アメリカ合衆国テキサス州シュガーラン ド，ケインブレイク 2214 (56)参考文献 特開 昭58−194195（ＪＰ，Ａ) 特開 昭63−26891（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】グリッチ抑制回路であって、 出力のための情報を選択する変動入力信号を受け取るた
    めの入力端子と、 電力導線間に接続された出力トランジスタを有しかつ前
    記出力のための情報を供給する出力バッファ回路であっ
    て、該出力バッファ回路は前記出力トランジスタの少な
    くとも一つに接続されたブースト回路を有し、該ブース
    ト回路は所定期間電荷を蓄えるための充電回路を有しこ
    れにより前記出力トランジスタの少なくとも一つを定め
    られた出力電圧に昇圧して出力信号を発生する、前記出
    力バッファ回路と、 前記出力バッファ回路および前記入力端子に接続された
    変化検出回路であって、該変化検出回路は、グリッチに
    よって電荷が一部放電された前記充電回路が前記所定期
    間電荷を蓄えるまで、選択された前記情報と前記出力信
    号との接続関係を無効にする前記変化検出回路と、を備
    えたグリッチ抑制回路。
JP01237406A 1988-09-16 1989-09-14 グリッチ抑制回路 Expired - Fee Related JP3077808B2 (ja)

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US5235602A (en) * 1991-06-11 1993-08-10 International Business Machines Corporation Synchronous/asynchronous i/o channel check and parity check detector
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4337525A (en) * 1979-04-17 1982-06-29 Nippon Electric Co., Ltd. Asynchronous circuit responsive to changes in logic level
JPS5963094A (ja) * 1982-10-04 1984-04-10 Fujitsu Ltd メモリ装置

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