DE68919459T2

DE68919459T2 - Schaltung zur Unterdrückung von Störsignalen.

Info

Publication number: DE68919459T2
Application number: DE68919459T
Authority: DE
Inventors: Jimmie D Childers; Roger D Norwood
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-09-16
Filing date: 1989-09-15
Publication date: 1995-03-30
Anticipated expiration: 2009-09-16
Also published as: EP0361233B1; JP3077808B2; DE68919459D1; KR900005475A; EP0361233A2; KR0150632B1; JPH02210914A; EP0361233A3

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf das Gebiet digitaler Schaltungen. Im einzelnen bezieht sich die vorliegende Erfindung auf das Gebiet der Fehlerunterdrückung in digitalen Schaltungen.

HINTERGRUND DER ERFINDUNG

Digitale Techniken haben sich zu den bevorzugten Schaltungstechniken bei elektronischen Entwürfen entwickelt. Die hohe Störunanfälligkeit gegenüber Rauschen der digitalen Schaltungen gewährleistet eine höhere Verläßlichkeit als bei analogen Schaltungen. Geringfügiges Rauschen oder geringe Variationen bei den Bauteilen beeinflussen nicht die mit einem digitalen Signal übertragene Information, solange sie nicht ein binäres Bit von einer logischen 1 in eine logische 0 umändern oder umgekehrt. Dies gewährleistet ein hohes Maß der Datenintegrität in digitalen Schaltungen.
Auf der anderen Hand können Probleme, die eine Änderung eines binären Bitwerts bewirken (Störimpulse), Fehler verursachen, die sich über die gesamte Schaltung hinweg ausbreiten. Die Änderung eines Bits einer digitalen Zahl kann in erheblichem Maße den Wert dieser Zahl verändern. Demnach können, obgleich digitale Schaltungen gegenüber Fehlern unempfindlicher sind als analoge Schaltungen, auftretende Fehler größere Auswirkungen haben. Demnach ist es sehr wichtig, alle möglichen Quellen von Störimpulsen zu eliminieren oder auszuschalten.
Eine allgemeine Ursache für Störimpulse sind Laufzeitfehler. Laufzeitfehler treten auf, wenn Signale an den Eingangsanschlüssen einer kombinatorischen Schaltung, wie einem Logikgatter, zu unterschiedlichen Zeitpunkten auftreten. Die kombinatorische Schaltung reagiert auf die Kombination des alten Signalwertes des langsamen Signals mit dem neuen Signalwert des schnellen Signals. Die kombinatorische Schaltung gibt dann ein Ausgangssignal in Abhängigkeit von den alten und neuen Signalen ab, obgleich sie nur ein Ausgangssignal in Reaktion auf die zwei alten und die zwei neuen Signale abgeben sollte.
Die meisten digitalen Signale erreichen eine kombinatorische Schaltung nicht zu genau demselben Zeitpunkt, aber in den ineisten Fällen ist dies kein Problem. Entweder reagiert die kombinatorische Schaltung nicht schnell genug, um ein Störimpulsausgangssignal vor dem Empfang des korrekten neuen Signals abzugeben, oder ein hinsichtlich des Laufzeitverhaltens geeigneter Entwurf gewährleistet, daß diese Störimpulse im System untergehen. Jedoch können in einigen asynchronen Entwürfen und bei kapazitiven Entladungsschaltungen diese Art von Störsignalen Fehler verursachen oder ernstlich den exakten Betrieb der Schaltung beeinträchtigen. Demnach ist es wichtig, diese Störimpulse in denjenigen Schaltungen zu eliminieren, die auf sie empfindlich reagieren.
Aus US-A-4 337 525 ist eine Schaltung zum Durchführen einer kombinatorischen Operation als Reaktion auf wenigstens zwei logische Eingangssignale bekannt. In dieser Schaltung sind Mittel vorgesehen, die alle Teile der Schaltung deaktivieren, die entweder einen Störimpuls erzeugen oder empfindlich auf diesen reagieren könnten, so daß die Schaltung in dem entsprechenden Zeitabschnitt nicht funktionsfähig ist. Der Zeitabschnitt, in dem die Schaltungsabschnitte deaktiviert werden, führt zu einer Verzögerung, die auf die Betriebssequenz der Schaltung einen entgegengesetzten Effekt ausübt. Dieses Dokument offenbart die Merkmale des Oberbegriffs von Anspruch 1.

ZUSAMMENFASSUNG DER ERFINDUNG

Die beschriebenen Ausführungen der vorliegenden Erfindung zeigen eine Schaltung zum Unterdrücken von Störimpulsen, die auf einen ungenauen Zeitablauf zwischen den empfangenen Eingangssignalen zurückzuführen sind. Die Schaltung enthält einen Übergangsdetektor, dessen Eingangssignale die Eingangssignale der kombinatorischen Schaltung sind, bei der das Auftreten eines Störimpulssignals vermieden werden soll. Erfaßt der Übergangsdetektor einen Übergang bei einem der Eingangssignale, so erzeugt er ein Deaktivierungssignal. Das Deaktivierungssignal läßt sich entweder zum Deaktivieren der Ausgangsschaltung der kombinatorischen Schaltung einsetzen, oder zum Deaktivieren der Eingangsschaltung derjenigen Schaltung, die das Ausgangssignal der kombinatorischen Schaltung empfängt. In einer Ausführung enthält der Übergangsdetektor einen Verzögerungsgenerator zum internen Festlegen des Zeitpunkts, zu dem das Deaktivierungssignal unterbrochen wird. Die durch den Verzögerungsgenerator bedingte Verzögerung wird so gewählt, daß sichergestellt ist, daß das Ausgangssignal der kombinatorischen Schaltung länger unterdrückt wird als der vorweg angenommene maximale Laufzeitfehler zwischen den Eingangssignalen der kombinatorischen Schaltung. Da das Ausgangssignal der kombinatorischen Schaltung so lange unterdrückt wird, bis die geeigneten Eingangssignale an der kombinatorischen Schaltung anliegen, werden fehlerhafte Ausgangssignale, die durch Verzögerungen zwischen den Eingangssignalen verursacht sind, unterdrückt.
Kurzgefaßt wird durch die Erfindung eine Schaltung zum Durchführen einer kombinatorischen Operation als Reaktion auf wenigstens zwei logische Eingangssignale geschaffen, enthaltend:
eine kombinatorische Schaltung zum Empfang der Eingangssignale, wobei die kombinatorische Schaltung ein Ausgangssignal als Reaktion auf die Eingangssignale erzeugt; einen Übergangsdetektor zum Empfang eines Teils oder aller Eingangssignale, wobei der Übergangsdetektor als Reaktion auf einen erfaßten Übergang bei einem der empfangenen Eingangssignale ein Sperrsignal erzeugt; und einen Ausgangspuffer zum Empf ang des Ausgangssignals, wobei der Ausgangspuffer als Reaktion auf das Ausgangssignal ein gepuffertes Ausgangssignal abgibt und der Ausgangspuffer an den Empfang des Sperrsignals angepaßt ist und der Ausgangspuffer als Reaktion auf das Sperrsignal gesperrt wird, so daß ein am Ausgang der kombinatorischen Schaltung auftretender laufzeitbedingter Störimpuls durch den Ausgangspuffer unterdrückt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung läßt sich am besten durch die nachfolgende detaillierte Beschreibung der bevorzugten Ausführungen zusammen mit den Zeichnungen verstehen. Es zeigen:
Figur 1 ein schematisches Schaltbild eines Speichersystems nach dem Stand der Technik;
Figur 2A ein schematisches Schaltbild des Spaltenmultiplexers und Ausgangspuffers von Figur 1;
Figur 2B ein schematisches Schaltbild des Ausgangspuffers 10 von Figur 2A;
Figur 2C ein schematisches Schaltbild der Booster-Schaltung 20 von Figur 2B;
Figur 3A bis 3E Laufzeitdiagramme entsprechend dem Betrieb der Schaltung aus Figur 2A;
Figur 4A ein schematisches Schaltbild einer Ausführung der vorliegenden Erfindung;
Figur 4B ein schematisches Schaltbild des Übergangsdetektors 52 von Figur 4A; und
Figur 5A bis 5E Laufzeitdiagramme gemäß dem Betrieb der Schaltung von Figur 4A.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN

Ein Bereich, in dem Laufzeitfehler ein besonderes Problem darstellen, sind Speicher mit wahlfreiein Zugriff (RAM-Speicher). Laufzeitfehler überwiegen bei RAM-Speichern aufgrund der erforderlichen langen Leitungslängen. Diese detaillierte Beschreibung bezieht sich auf eine Ausführung der Erfindung, die so entworfen ist, daß Fehler vermieden werden, die auf Leitungsverzögerungen beim Zuführen der Adressignale zu dem Multiplexer, der die Spalte bestimmt, aus der das Ausgangsbit ausgewählt wird, zurückzuführen sind. Dieser Fehlertyp ist bei RAM-Speichern mit statischem Spaltenmodus sehr problematisch. Bei statischem Spaltenmodus werden die Spaltenadressen direkt dem Spaltenmultiplexer ausgehend von den Adreßeingangsanschlüssen zugeführt. Da die interne Schaltung keine Kontrolle über den Zeitablauf derjenigen Signale hat, die von außen dem Chip zugeführt werden, muß der Entwurf des RAM-Speichers so erfolgen, daß extreme Laufzeitfehler ausgeglichen werden. Obgleich diese spezifische Ausführung hiernach beschrieben wird, ist sie nicht so zu verstehen, daß sie den Bereich der Erfindung einengt. Laufzeitfehler können bei jeder kombinatorischen digitalen Schaltung auftreten, beispielsweise bei Logikgattern oder Gate-Arrays. Weiterhin können, obgleich die Erörterung dieser Beschreibung auf digitale Schaltungen hin ausgerichtet ist, Laufzeitfehler und andere Störimpulse auch in analogen Schaltungen auftreten. Zum Verhindern von Laufzeitfehlern ist die Erfindung bei diesen Schaltungen ebenso wirksam wie sie es für die beschriebene Ausführung ist.
Figur 1 zeigt ein schematisches Schaltbild einer vereinfachten Speichermatrix mit wahlfreiem Zugriff gemäß dem Stand der Technik. Die Figuren 2A bis 2C zeigen schematische Schaltbilder des Decoder-Multiplexers. Die Figüren 3A bis 3E stellen ein Laufzeitdiagramm dar, das der Darstellung der durch Laufzeitfehler bedingten Probleme in den Schaltungen der Figuren 2A bis 2C gemäß dein Stand der Technik dient. Die Figuren 4A und 4B zeigen schematische Schaltbilder einer Ausführung der vorliegenden Erfindung, die die in den Figuren 1 bis 3 angedeuteten Probleme löst. Die Figuren 5A bis 5E zeigen ein Laufzeitdiagramm, das den Betrieb der Ausführungen gemäß den Figur 4A und 4B verdeutlicht.
Die Figur 1 zeigt ein schematisches Schaltbild eines RAM- Speichers 1 gemäß dem Stand der Technik. Der RAM-Speicher 1 empfängt Adreßeingangssignale über die Adreßeingangsanschlüsse A0 bis AL. Die an den Adreßeingangsanschlüssen A0 bis AL angelegten Signale treiben den Zeilenadreßdecoder 2. Als Reaktion auf die an den Adreßeingangsanschlüssen A0 bis AN anliegenden Signale gibt der Zeilendecoder Signale an die Matrix 4 ab, die eine Zeile der Speicherzellen in der Matrix 4 auswählt. Die Signale der ausgewählten Speicherzellen werden Leseverstärkern 6 zugeführt, die die von den Speicherzellen bereitgestellten Kleinsignale empfangen und sie auf den vollen Logikpegel verstärken (gewöhnlich 0 Volt für eine logische 0 und 5 Volt für eine logische 1) und die Signale puffern oder zwischenspeichern. Die gemäß der ausgewählten Zeile zwischengespeicherten Signale werden dem Multiplexer 8 zugeführt. Der Multiplexer 8 wählt eines der Bits aus der gespeicherten Datenzeile in Abhängigkeit von den Adressignalen aus, die über die Adreßeingangsanschlüsse AN+1 bis AL zugeführt werden. Das ausgewählte Bit wird dem Ausgangspuffer 10 zugeführt, der das ausgewählte Bit am Ausgangsanschluß 12 bereitstellt.
Bei der momentanen Generation der dynamischen 1-Megabit-RAM- Speicher gibt es 32 Signale, die an den Adreßeingangsanschlüssen AN+1 bis AL für die Auswahl eines der 1024 Datenbits angelegt werden. Aufgrund der Erfordernisse für das Layout der Leiterbahnen ist es nahezu unmöglich, Leiterbahnen gleicher Länge für die Zuführung der an den Adreßeingangsanschlüssen AN+1 bis AL angelegten Adressignale zu erzielen. Demnach erreichen die Adressignale den Multiplexer 8 oft zu unterschiedlichen Zeitpunkten, wodurch möglicherweise Laufzeitfehler entstehen.
Die Figuren 2A bis 2C zeigen detaillierte schematische Schaltbilder der Spalten-Auswahl-Schaltung des RAM-Speichers 1 aus Figur 1. Die Datenbits werden dem Multiplexer 8 in komplementärer Form über die Anschlüsse D0 bis DM und und zugeführt. Der Multiplexer 8 wählt eines der Datenbits aus und stellt das ausgewählte Datenbit in komplementärer Form auf den Leiterbahnen 0 und zur Verfügung. Der Multiplexer 8 wählt das bereitgestellte Datenbit als Reaktion auf Adressignale aus, die an den Adreßeingangsanschlüssen AN+1 bis AL anliegen. Das Ausgangsdatenbit wird dem Ausgangspuffer 10 zugeführt, der selbst wiederum das Datenbit an die Ausgangskontaktstelle 12 weiterleitet. Der Ausgangspuffer 10 wird durch ein über dem Eingangsanschluß E bereitgestelltes Signal aktiviert.
Die Figur 2B zeigt ein schematisches Schaltbild des Ausgangspuffers 10 der Figuren 1 und 2A. Die N-Kanalfeldeffekttransistoren 14 und 16 treiben den Ausgangsanschluß 17. Das Gate des Transistors 14 wird durch das über den Anschluß und den Puffer 18 zugeführte Signal getrieben. Liegt beispielsweise eine logische 0 am Anschluß 0 an, so liegt eine komplementäre 1 am Anschluß an, die über den Puffer 18 an das Gate des Transistors 14 weitergeleitet wird. Demnach wird Transistor 14 leitend und zieht den Ausgangsanschluß 17 nach unten, wodurch eine logische 0 am Anschluß 17 abgegeben wird. Liegt am Anschluß 0 eine logische 1 an, so wird dem Gate des Transistors 14 über dem Puffer 18 eine logische 0 zugeführt, und somit zieht der Transistor 14 den Anschluß 17 nicht nach unten. Wird am Anschluß E ein Signal empfangen, das anzeigt, daß der Puffer 10 deaktiviert werden soll, so gibt der Puffer 18 als Signal eine logische 0 an das Gate des Transistors 14 ab, und der Transistor 14 zieht das Signal am Anschluß nicht nach unten, unabhängig von dem Signal am Anschluß 0.
Der Transistor 16 wird durch die Booster-Schaltung 20 getrieben. Zur Vermeidung von Latch-up-Problemen wird ein N-Kanaltransistor 16 anstelle eines P-Kanaltransistors eingesetzt. Jedoch wird in dem Fall, daß eine Spannung gemäß einer logischen 1, die in etwa gleich Vdd ist, dem Gate des Transistors 16 zugeführt wird, die am Anschluß 17 abgegebene Spannung eine Schwellwertspannung (Vth) geringer sein als Vdd. In vielen Anwendungen ist dieser Spannungsabfall nicht akzeptabel. Um dieses Problem auszuschalten, gibt die Booster-Schaltung 20 ein Signal an das Gate des Transistors 16 ab, das Vdd um mehr als den einfachen Wert von Vth übersteigt (angehobenes Signal). Ist das Signal am Anschluß 0 eine logische 1, so erzeugt die Booster-Schaltung 20 ein angehobenes Signal und der Transistor 16 hebt das Signal am Anschluß 17 auf Vdd an. Ist das Signal am Anschluß 0 eine logische 0, so gibt die Booster-Schaltung 20 eine logische 0 ab, und der Transistor 16 zieht das Signal am Anschluß 17 nicht nach oben. Wird am Anschluß E ein Signal empfangen, das anzeigt, daß der Puffer deaktiviert werden soll, so gibt die Booster-Schaltung 20 als Ausgangssignal eine logische 0 ab, und der Transistor 16 zieht das Signal am Anschluß 17 nicht nach oben, unabhängig von dem Signal am Anschluß 0.
Die Figur 2C zeigt ein schematisches Schaltbild der Booster- Schaltung 20 von Figur 2B. Aus dem Stand der Technik sind viele Arten von Booster-Schaltungen bekannt. Die Figur 2C zeigt ein Beispiel einer Booster-Schaltung. Wird entweder am Anschluß 0 oder am Anschluß E eine logische 0 angelegt, so gibt das UND-Gatter 22 ein Ausgangssignal 0 ab. Das Ausgangssignal des UND-Gatters 22 wird einmal durch den Inverter 24 invertiert und durch den Inverter 26 rückinvertiert. Demnach liegen am Drain-Anschluß des Transistors 28 0 Volt als Signal an. Das Ausgangssignal des UND-Gatters 22 wird auch durch den Inverter 30 invertiert, durch den Inverter 32 rückinvertiert und nochmals durch den Inverter 34 invertiert. Demnach gibt der Inverter 34 eine logische 1 oder ein Signal Vdd ab. Da das Gate des Transistors 38 auf Vdd gezogen wird, wird der Drain-Anschluß des Transistors 38 und demnach der Gate-Anschluß des Transistors 28 auf Vdd weniger Vth gezogen. Diese Spannung bewirkt ein Anschalten des Transistors 28, wodurch der Anschluß 40 auf 0 Volt gezogen wird. Somit ist die durch die Booster-Schaltung 20 erzeugte Spannung niedrig, und der Transistor 16 (Figur 2B) leitet nicht.
Die Booster-Schaltung 20 erzeugt die zur Abgabe eines angehobenen Spannungssignals erforderliche Ladung während des Übergangs von einem Ausgangssignal mit niedriger Spannung zu einem angehobenen Ausgangssignal mit hoher Spannung. Liegt am Anschluß E ein Signal gemäß einer logischen 1 an und verändert sich das Signal am Anschluß 0 von einer logischen 0 zu einer logischen 1, so hebt die positive Ladung, die auf derjenigen Platte des Kondensators 42 gespeichert ist, die mit dem Gate des Transistors 28 verbunden ist, die Spannung an dem Gate-Anschluß des Transistors 28 auf einen Wert von mehr als Vdd an. Die positive Ladung wurde in der Zeitspanne aufgebracht, in der die mit dem Ausgangsanschluß des UND- Gatters 22 verbundene Platte der Kapazität 42 auf 0 Volt und die mit dem Gate-Anschluß des Transistors 28 verbundene Platte des Transistors 42 auf Vdd weniger Vth gehalten wurde. Die Kapazität 42 muß eine relativ kleine kapazitive Vorrichtung sein, damit ein Überladen des Gate-Anschlusses des Transistors 28 und damit ein Zerstören des Gate-Isolators des Transistors 28 vermieden wird. Durch die internen Verzögerungszeiten der Inverter 24 und 26 entsteht eine Zeitspanne, in der Ladung von der Kapazität 42 auf den Gate- Anschluß des Transistors 28 umgespeichert werden kann. Zu dem Zeitpunkt, zu dem das Ausgangssignal des Inverters von logisch 0 auf logisch 1 wechselt, wird der Gate-Anschluß des Transistors 28 auf wenigstens Vdd plus Vth angehoben. Demnach wird insgesamt eine Spannung Vdd über den Transistor 28 an den Anschluß 40 abgegeben.
Der Vdd-Spannungs-Pegel bei dem Anschluß 40 hat auch ein Auf laden mit positiver Ladung derjenigen Platte der Kapazität 44 zufolge, die mit dem Anschluß 40 verbunden ist. Diejenige Platte der Kapazität 40, die mit dem Ausgangsanschluß des Inverters 36 verbunden ist, wird zu diesem Zeitpunkt auf 0 Volt gehalten. Während die Kapazität 44 aufgeladen wird, breitet sich die logische 1 am Eingangsanschluß des Inverters 30 über die Inverter 30, 32 und 34 aus, wodurch eine logische 0 am Source-Anschluß des Transistors 38 anliegt. Dieser Spannungspegel gemäß einer logischen 0 bewirkt das Herunterziehen des Gate-Anschlusses des Transistors 28 über den Transistor 38. Demnach hört der Transistor 28 auf, zu leiten. Tritt dies ein, so geht das Signal am Ausgangsanschluß des Inverters 36 von einem logischen 0-Pegel zu einem logischen 1- oder Vdd-Pegel über. Dies bewirkt ein Umladen der positiven Ladung auf derjenigen Platte des Transistors 44, die mit dem Anschluß 40 verbunden ist, auf den Anschluß 40. Die Kapazität 44 wird so gewählt, daß sie einen sehr großen Kapazitätswert bezogen auf die Gate-Kapazität des Transistors 16 (Figur 2B) aufweist, und die Ladung kann nicht über den Transistor 28 entladen werden, der nicht leitet, so daß der Spannungspegel auf dem Gate-Anschluß des Transistors 16 (Figur 2B) weit über Vdd angehoben wird. Die Transistoren 46, 48 und 50 weisen alle Kontaktbrücken zwischen dem Gate-Anschluß und dem Drain-Anschluß, der auf der entgegengesetzten Seite von Vdd angeschlossen ist, auf, und sie sind in Serie geschaltet. Demnach beginnen diese Transistoren zu leiten, wenn die Spannung am Anschluß 40 auf einen Wert ansteigt, der Vdd um ein dreifaches von Vth übersteigt. Dies begrenzt die Spannung am Anschluß 40, wodurch eine Beschädigung des Transistors 16 vermieden wird (Figur 2B).
Die Schaltungen der Figur 1 und der Figuren 2A bis 2C sind hier im Detail erläutert, um eine genaue Erklärung des durch die vorliegende Erfindung gelösten Problems zu ermöglichen. Die Figuren 3A bis 3E zeigen Laufzeitdiagramme, die die durch Laufzeitfehler bedingten Probleme in der Schaltung nach Figur 1 und nach den Figuren 2A bis 2C darstellen. Die Laufzeitdiagramme der Figuren 3A bis 3E verdeutlichen den Betrieb einer stark vereinfachten Version dieser Schaltung. In diesem Beispiel ist N gleich 0 und L gleich 2. Demnach enthält die Matrix 4 (Figur 1) eine Zeile, und es sind keine Zeilenadressignale erforderlich. Die Figur 3A stellt das Adressignal am Adreßanschluß A1 dar, und die Figur 3B stellt das Adressignal am Anschluß A2 dar. Da sich mit zwei binären Bits vier Adressen adressieren lassen, enthält die Zeile von Speicherlementen vier Speicherzellen. Die in diesen Speicherzellen gemäß diesem Beispiel gespeicherten Daten mit den entsprechenden Adressen sind in der nachfolgenden Tabelle angegeben.
Die Figur 3C zeigt das am Anschluß 0 (Figur 2A) durch den Multiplexer 8 als Reaktion auf die in den Figuren 3A und 3B gezeigten Signale und die in der oben angegebenen Tabelle gespeicherten Daten abgegebene Signal. Während des Zeitabschnitts t&sub1; gibt der Multiplexer 8 ein Signal gemäß einer logischen 1 ab, entsprechend der Daten, die in der 1-0-Position gespeichert sind (A&sub1;=1 und A&sub2;=0). Während des Zeitabschnitts t&sub2; ist aus dem anliegenden Adreß-Signal zu schließen, daß die in der Position 0-1 gespeicherten Daten abgegeben werden sollen, und demnach wird eine logische 1 am Anschluß 0 plaziert. Jedoch stellt der Multiplexer 8 aufgrund von Laufzeitfehlern übergangsweise die bei der Position 0-0 gespeicherten Daten zur Verfügung. Dies zeigt sich als nach unten gerichtete Spitze in dem am Anschluß 0 auftretenden Signal.
In den meisten Umständen wird die Spitze am Anschluß 0 durch die nachfolgende Schaltung ignoriert, da die Schaltung so entworfen ist, daß derartige Spitzen ignoriert werden. Jedoch wird die Schaltung von Figur 2C in umgekehrter Weise durch diese Art von Spitze beeinflußt. Die Figur 3D zeigt ein Zeitdiagramm des am Anschluß 17 abgegebenen Signals (Figur 2B). Während des Zeitabschnitts t&sub1; stellt der Ausgangspuffer ein vollwertiges Vdd-Ausgangs-Signal am Anschluß 17 zur Verfügung, da die Booster-Schaltung 20 die Spannung am Gate-Anschluß des Transistors 16 (Figur 2B) weit über Vdd plus Vth anhebt. Nimmt die Booster-Schaltung 20 die Spitze auf, so breitet sich die "zeitweise" logische 0 durch die Booster-Schaltung 20 aus, wodurch eine logische 0 am Ausgangsanschluß des Inverters 26 auftritt. Die logische 0 breitet sich auch derart aus, daß sie am Ausgangsanschluß des Inverters 34 eine logische 1 bewirkt. Diese logische 1 schaltet den Transistor 28 über den Transistor 34 an. Hierdurch beginnt der Spannungspegel am Anschluß 40 auf 0 zu fallen, wenn der Booster-Schaltung 20 ein geeignetes Signal zugeführt wird. Die Kapazität 44 kann sich nicht so weit auf laden, daß sie ein geeignetes Anheben des Gate-Anschlusses des Transistors 16 (Figur 2B) bewirkt. Demnach wird am Ausgangsanschluß 17 eine unzureichende Spannung von Vdd weniger Vth erzeugt. In einigen Situationen kann diese unzureichende Spannung größere Datenfehler bewirken, so daß sie nicht akzeptabel ist.
Eine nach oben gerichtete Spitze ist beim Übergang vom Zeitabschnitt t&sub3; zum Zeitabschnitt t&sub4; gezeigt. Eine nach oben gerichtete Spitze bewirkt keine Ausgangsfehler in dieser besonderen Schaltung, kann jedoch in einigen Schaltungen Fehler bewirken. Figur 3E zeigt ein Laufzeitdiagramm mit dem gewünschten Ausgangssignal am Anschluß 17.
In gewissen Anwendungen ist es notwendig, durch Laufzeitfehler erzeugte Spitzen zu eliminieren. Die Figuren 4A und 4B zeigen schematische Schaltbilder einer Ausführung der vorliegenden Erfindung, die so entworfen ist, daß sie Spitzen, wie sie oben im Zusammenhang mit den Figuren 1, 2A bis 2C und den Figuren 3A bis 3E erläutert wurden, ausgleicht.
Die Ausführungen gemäß der Figuren 4A und 4B veranschaulichen das Beispiel der vorliegenden Erfindung im Hinblick auf das spaltenmäßige Demultiplexen von Daten, die in der Vorrichtung mit wahlfreiem Speicherzugriff gespeichert sind. Obgleich hier diese eine Ausführung beschrieben ist, ist diese spezifische Ausführung nicht dahingehend zu verstehen, daß sie in irgendeiner Weise den Bereich der Erfindung einengt. Die vorliegende Erfindung läßt sich allgeinein in jeder kombinatorischen Logik oder jedem anderen Typ von Schaltungen, der zwei oder mehr Eingangssignale aufnimmt und als Reaktion hierauf ein Ausgangssignal abgibt, einsetzen.
Die Figur 4A zeigt ein schematisches Schaltbild einer Ausführung der vorliegenden Erfindung. Der Multiplexer 8, der Puffer 10 und der Ausgangsanschluß 12 arbeiten in derselben weise wie die identisch bezeichneten Bauteile in Figur 2A. Die Schaltung von Figur 4A enthält ferner einen Übergangsdetektor 52. Aktivierungssignale werden oft von außen dem Chip zugeführt oder auf dem Chip als Reaktion auf andere Signale erzeugt. In dieser Ausführung wird dieses Signal der Schaltung von Figur 4A über den Anschluß 56 zugeleitet. Die Adressignale, die an den Adreßeingangsanschlüssen AN+1 bis AL anliegen, werden an den Übergangsdetektor 52 weitergeleitet. Der Übergangsdetektor 52 gibt ein Ausgangssignal am Anschluß T ab, das einer logischen 1 entspricht, wenn kein Übergang detektiert wurde, und einer logischen 0 entspricht, wenn ein Übergang detektiert wurde. Wird vom Übergangsdetektor 52 eine logische und am Anschluß 56 ein Freigabesignal entsprechend einer logischen 1 abgegeben, so gibt das UND-Gatter 54 eine logische 1 an den Ausgangspuffer 10 ab, und der Ausgangspuffer 10 gibt ein Ausgangssignal an den Anschluß 12 in Abhängigkeit von dem an den Anschlüssen 0 und anliegenden Signal ab. Entspricht das Freigabesignal am Anschluß 56 oder das Ausgangssignal des Übergangsdetektors 52 einer logischen 0, so wird der Ausgangspuffer 10 deaktiviert, und er weist gegenüber dem Anschluß 12 eine hohe Impedanz auf.
Ein schematisches Schaltbild eines Teils des Übergangsdetektors 52 ist in Figur 4B gezeigt. Der in Figur 4B gezeigte Teil reagiert auf ein Eingangssignal, das am Terminal IN anliegt. Wenn mehrere Eingangssignale durch den Übergangsdetektor 52 verarbeitet werden, so ist je eine der in Figur 4B gezeigten Schaltungen bereitzustellen, und die Ausgangssignale dieser mehrfachen Schaltungen, die am Anschluß OUT bereitstehen, müssen durch ein UND-Gatter wie das UND-Gatter 58 verknüpft werden. Ein Übergangsdetektor 52A mit einem Eingang gibt betriebsgemäß als Reaktion auf einen detektierten Übergang als temporäres Übergangs-Detektionssignals eine logische 0 am Anschluß OUT über eine Dauer hinweg ab, die durch die Verzögerungseinheit 60 festgelegt wird.
Bei der Erläuterung des Betriebs des Teils 52A des Übergangsdetektors sei für die Transistoren 62, 64, 66, 68, 70, 72, 74 und 76 angenommen, daß sie reine Schaltvorrichtungen sind. Demnach bedeutet die Aussage, daß einer dieser Transistoren "angeschaltet" sei, daß der Transistorkanal leitend ist. Umgekehrt bedeutet die Aussage, daß ein Transistor "abgeschaltet" ist, daß der Transistorkanal nicht leitend ist. Liegt ein Signal gemäß einer logischen 0 am Terminal IN an, so ist der P-Kanaltransistor 66 angeschaltet und der N- Kanaltransistor 64 abgeschaltet. Das Signal bei IN wird durch den Inverter 78 invertiert, und das Ausgangssignal gemäß einer logischen 1 bewirkt das Abschalten des P-Kanaltransistors 72 und das Anschalten des N-Kanaltransistors 74. Unter der Annahme, daß das Signal bei IN einer logischen 0 über einen Zeitraum hinweg entspricht, der länger als die fest vorgegebene Verzögerung der Verzögerungsschaltung 60 ist, wird ein Signal gemäß einer logischen 1 dem Gate-Anschluß des P-Kanaltransistors 70 und dem Gate-Anschluß des N-Kanaltransistors 62 zugeführt. Somit ist der Transistor 70 abgeschaltet und der Transistor 62 angeschaltet. Die logische 1, die dem Eingangsanschluß des Inverters 80 zugeführt wird, wird invertiert, um eine logische 0 an den Gate- Anschlüssen des P-Kanaltransistors 68 und des N-Kanaltransistors 76 bereitzustellen. Demnach ist Transistor 68 angeschaltet und Transistor 76 abgeschaltet. In diesem Zustand führt der einzige Pfad vom Anschluß OUT entweder zu Vdd oder zur Masse über die Transistoren 66 und 68. Demnach ist das am Anschluß OUT auftretende Signal Vdd oder eine logische 1.
Wechselt das Signal am Anschluß IN auf eine logische 1, so wird der P-Kanaltransistor 66 abgeschaltet und der N-Kanaltransistor 64 angeschaltet. Zu diesem Zeitpunkt hat sich der Signalwechsel nicht über die Verzögerungseinheit 60 hinweg ausgebreitet, so daß eine logische 1 an dem Gate-Anschluß des N-Kanaltransistors 62 anliegt und Transistor 62 angeschaltet ist. Da beide Transistoren 62 und 64 angeschaltet sind, ist der Transistor 66 abgeschaltet, und das Signal am Ausgang OUT wird auf Masse oder eine logische 0 gezogen. Die logische 1 am Anschluß IN wird durch den Inverter 78 invertiert, so daß eine logische 0 an den Gate-Anschlüssen des P- Kanaltransistors 72 und des N-Kanaltransistors 74 anliegt. Demnach ist Transistor 72 angeschaltet und Transistor 74 ist abgeschaltet. Da sich das neue Signal noch nicht über die Verzögerungseinheit 60 hinweg ausgebreitet hat, entspricht das Signal am Gate-Anschluß des P-Kanaltransistors 70 einer logischen 1 und der Transistor 70 ist ausgeschaltet. Nachdem sich die logische 0 über die Verzögerungseinheit 60 hinweg ausgebreitet hat, bewirkt die logische 0 an den Gate- Anschlüssen des P-Kanaltransistors 70 und des N-Kanaltransistors 62 das Anschalten des Transistors 70 und das Abschalten des Transistors 62. Demnach wird der Pfad vom Anschluß OUT zur Masse unterbrochen, und ein Pfad vom Anschluß OUT über die Transistoren 70 und 72 zu Vdd hin entsteht, wodurch ein Signal gemäß einer logischen 1 am Anschluß OUT auftritt. Demnach erzeugt der Teilübergangsdetektor 52A als Ausgangssignal eine logischen 0 nach dem Auftreten eines Übergangs von einer logischen 0 auf eine logische 1 am Anschluß IN über einen Zeitraum hinweg, der durch die in die Verzögerungseinheit 60 eingebaute Verzögerung bestimmt wird. Die Verzögerung der Verzögerungseinheit 60 läßt sich durch eine Vielzahl von Techniken festlegen, beispielsweise mittels RC-Laufzeitverzögerungen, Mehrfach-Gatter-Verzögerungen oder Taktzeitsteuerung. Das Ausgangssignal gemäß einer logischen 0 der Verzögerungseinheit 60 wird durch den Inverter 80 zum Erzeugen einer logischen 1 an den Gate-Anschlüssen des P-Kanaltransistors 68 und des N-Kanaltransistors 76 invertiert. Demnach ist Transistor 68 abgeschaltet und Transistor 76 angeschaltet.
Wechselt nun das Signal am Anschluß IN von einer logischen 1 auf eine logische 0, so invertiert der Inverter das Signal am Anschluß IN, so daß eine logische 1 an den Gate-Anschlüssen des P-Kanaltransistors 72 und des N-Kanaltransistors 74 anliegt. Demnach wird Transistor 72 abgeschaltet und Transistor 74 angeschaltet. Der Transistor 76 bleibt angeschaltet, bis sich diese logische 0 über die Verzögerungseinheit 60 und den Inverter 80 hinweg ausgebreitet hat. Demnach wird der Pfad vom Anschluß OUT zu Vdd bei dem Transistor 72 unterbrochen, und es entsteht ein Pfad vom Anschluß OUT über die Transistoren 74 und 76 zur Masse hin. Somit tritt als Ausgangssignal eine logische 0 am Anschluß OUT auf. Die logische 0 am Anschluß IN bewirkt das Anschalten des P-Kanaltransistors 66 und das Ausschalten des N-Kanaltransistors 64. Nachdem als Signal eine logische 1 vom Inverter 78 abgegeben wird und sich über die Verzögerungseinheit 60 hinweg ausgebreitet hat, invertiert der Inverter dieses Signal, so daß an den Gate-Anschlüssen des P-Kanaltransistors 68 und des N-Kanaltransistors 76 eine logische 0 anliegt. Demnach wird Transistor 68 angeschaltet und Transistor 76 abgeschaltet. Somit wird der Pfad vom Anschluß OUT zur Masse hin bei dem Transistor 76 unterbrochen, und es entsteht ein Pfad vom Anschluß OUT über die Transistoren 66 und 68. Demnach tritt eine logische 1 am Anschluß OUT auf. Die durch die Verzögerungseinheit 60 abgegebene logische 1 bewirkt das Ausschalten des P-Kanaltransistors 70 und das Anschalten des N-Kanaltransistors 62. Dies überführt den Teilübergangsdetektor 52A in den Ruhezustand, mit einer logischen 0 als Eingangssignal, so wie es oben beschrieben ist. Insgesamt erzeugt der Teilübergangsdetektor 52A ein Ausgangssignal gemäß einer logischen 0 über eine vorgegebene Zeitdauer hinweg, sobald der Übergang des am Anschluß IN anliegenden Signals von einer logischen 0 auf eine logische 1 oder von einer logischen 1 auf eine logische 0 erfaßt wird. Ansonsten gibt der Teilübergangsdetektor eine logische 1 als Ausgangssignal ab.
Die Ausgangssignale der Teilübergangsdetektoren (nur Teilübergangsdetektor 52A ist gezeigt) werden als Eingangssignale dem UND-Gatter 58 zugeführt. Werden keine Übergänge durch die Teilübergangsdetektoren detektiert, so entsprechen alle Eingangssignale des UND-Gatters 58 einer logischen 1 und das Ausgangssignal des UND-Gatters 58 ist eine logische 1. Detektiert irgendein Teilübergangsdetektor einen Übergang, so ist eines der Eingangssignale des UND-Gatters 58 eine logische 0, und das Ausgangssignal des UND-Gatters 58 ist eine logische 0.
Der Betrieb der Ausführung gemäß den Figuren 4A und 4B ist in den Laufzeitdiagrammen der Figuren 5A bis 5E dargestellt. Die Figuren 5A bis 5C entsprechen den Figuren 3A bis 3C und zeigen dieselben Signale. Die in den Figuren 5A und 5B gezeigten Signale werden dem Übergangsdetektor 52 zugeführt, und das Ausgangssignal des Übergangsdetektors 52 ist in Figur 5D gezeigt. Wird ein Übergang detektiert, so gibt der Übergangsdetektor 52 als Signal eine logische 0 an das UND- Gatter 54 ab, das anschließend eine logische 0 abgibt, um den Anschluß E des Puffers 10 freizugeben. Das Freigabesignal gemäß einer logischen 0 bewirkt, daß die Booster- Schaltung 20 (Figur 2C) eine logische 0 am Anschluß 40 (Figur 2C) abgibt. Dies bewirkt ein Entladen der Kapazität 44 (Figur 2C). Jedoch wird die durch den Übergangsdetektor 52 bewirkte Verzögerung so ausreichend bemessen, daß sich die Kapazität 44 auf laden kann und somit ein normaler Betrieb der Booster-Schaltung 20 ermöglicht wird. Somit wird bei dem Auftreten von Spitzen bei den Übergängen von den Zeitabschnitten t&sub1; zu t&sub2; und t&sub3; zu t&sub4;, wie in Figur 5C gezeigt ist, der Ausgangspuffer 10 deaktiviert, und das Ausgangssignal des Ausgangspuffers 10 wird unterdrückt. Obgleich der Ausgangspuffer 10 ein hochimpedantes Ausgangssignal abgibt, sind die auftretenden Zeitabschnitte so kurz, daß das Signal am Anschluß 12 während des Unterdrückens des Ausgangssignals des Puffers 12 sich nicht verändert. Dies spiegelt sich in Figur 5E wider. Somit gibt der Ausgangspuffer 10 das von Spitzen freie und in Figur 5E gezeigte Ausgangssignal am Ausgangsanschluß 12 ab. Durch das Blockieren der nach unten gerichteten Spitze ermöglicht die vorliegende Ausführung das ordnungsgemäße Laden der Booster-Schaltung 20, die somit ein vollwertiges Vdd-Ausgangssignal über den Zeitabschnitt t&sub2; hinweg erzeugt, anders als das in Figur 3D gezeigte Signal gemäß dem Stand der Technik. In alternativen Ausführungen kann das Deaktivierungssignal der kombinatorischen Schaltung oder einer Schaltung, die zwischen dem Multiplexer 8 und dem Ausgangspuffer 10 zwischengeschaltet wird, direkt zugeführt werden. Alle diese Ausführungen sind Entwurfsoptionen, die mit Sicherheit innerhalb des Bereichs der vorliegenden Erfindung liegen.
Obgleich hier spezielle Ausführungen beschrieben sind, soll hierdurch der Bereich der Erfindung nicht eingeengt werden. Der Bereich der Erfindung wird nur durch die hier nachfolgenden Ansprüche begrenzt, in denen wir folgendes beanspruchen:

Claims

1. Schaltung zum Durchführen einer kombinatorischen Operation als Reaktion auf wenigstens zwei logische Eingangssignale, enthaltend:

eine kombinatorische Schaltung (2, 4, 6, 8) zum Empfang der Eingangssignale, wobei die kombinatorische Schaltung (2, 4, 6, 8) ein Ausgangssignal als Reaktion auf die Eingangssignale erzeugt;

einen Übergangsdetektor (52) zum Empfang eines Teils oder aller Eingangssignale, wobei der Übergangsdetektor (52) als Reaktion auf einen erfaßten Übergang bei einem der empfangenen Eingangssignale ein Sperrsignal erzeugt; und

einen Ausgangspuffer (10) zum Empfang des Ausgangssignals, wobei der Ausgangspuffer (10) als Reaktion auf das Ausgangssignal ein gepuffertes Ausgangssignal abgibt und der Ausgangspuffer (10) an den Empfang des Sperrsignals angepaßt ist und der Ausgangspuffer (10) als Reaktion auf das Sperrsignal gesperrt wird,

dadurch gekennzeichnet,

daß die kombinatorische Schaltung funktionsfähig bleibt und

daß ein am Ausgang (0, ) einer kombinatiorischen Schaltung auftretender laufzeitbedingter Störimpuls durch den Ausgangspuffer (10) unterdrückt wird.

2. Schaltung gemäß Anspruch 1, in der der Ausgangspuffer (10) zwischen den Versorgungsleitungen Transistoren (14, 16) enthält, die das gepufferte Ausgangssignal abgeben.

3. Schaltung gemäß Anspruch 2, in der die Transistoren (14, 16) n-Kanal-Vorrichtungen sind.

4. Schaltung gemäß Anspruch 2 oder Anspruch 3, in der die Transistoren zum Ziehen der Ausgangsleitung (17) auf H- oder L-Pegel dienen.

5. Schaltung gemäß Anspruch 2, Anspruch 3 oder Anspruch 4, enthaltend eine Booster-Schaltung (20), die mit wenigstens einem der Ausgangstransistoren (14, 16) verbunden ist, wobei die Booster-Schaltung (20) eine Ladungsschaltung zum Akkumulieren von Ladung über einen gewissen Zeitraum hinweg zum Anheben wenigstens eines Ausgangstransistor auf eine gewünschte Ausgangsspannung enthält.

6. Schaltung gemäß Anspruch 5, in der die Ladungsschaltung eine Kapazität (42) enthält, in der die Ladung akkumuliert wird.

7. Schaltung gemäß Anspruch 5 oder Anspruch 6, bei der die Ladungsschaltung die Ladung über einen gewissen Zeitraum hinweg akkumuliert, der ausreicht, um den wenigstens einen Ausgangstransistor (14, 16) so anzuheben, daß er wenigstens die Spannung der Versorgungsleitungen führt.

8. Schaltung nach einem der Ansprüche 2 bis 7, in der der Übergangsdetektor (52) eine Gruppe von Transistoren (64, 66)

enthält, die so verbunden sind, daß sie eines der Eingangssignale empfangen, wobei eine andere Gruppe von Transistoren (72, 74), die zwischen den Versorgungsleitungen und der einen Gruppe von Transistoren (64, 66) und einer Verzögerungsschaltung (60) angeschlossen ist, die so angeordnet ist, daß sie die andere Gruppe von Transistoren (72, 74) mit der einen Gruppe von Transistoren zum Verzögern des Betriebs der einen Gruppe von Transistoren (64, 66) verbindet.

9. Schaltung gemäß dem Anspruch 5 oder einem der Ansprüche 6 bis 8, soweit sie von Anspruch 5 abhängen, mit Logikschaltungen (30, 32, 34, 36) zum Entladen der akkumulierten Ladung immer dann, wenn ein Eingangsübergang auftritt.

10. Schaltung nach einem der vorstehenden Ansprüche, bei der das Sperrsignal einem ersten Eingang (T) eines Gatters (54) zugeführt wird, wobei das Gatter einen zweiten Eingang (56) zum Empfang eines zweiten gesperrten Signals enthält.

11. Schaltung gemäß einem der vorstehenden Ansprüche, in der die kombinatorische Schaltung die Dekodierschaltung einer Speichervorrichtung darstellt.