KR20140137024A - 불휘발성 메모리 장치 및 그것의 데이터 처리 방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것으로, 보다 상세히는, 저항 랜덤 엑세스 메모리 장치 등과 같은 불휘발성 메모리 장치 및 그것의 데이터 처리 방법에 관한 것이다. 본 발명에 의한 불휘발성 메모리 장치는 제 1 및 제 2 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 제 1 메모리 셀에 저장된 데이터를 독출한 뒤 상기 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 상기 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 억세스 제어 회로를 포함하며, 상기 제 1 메모리 셀에 대한 재프로그램 동작은 상기 제 1 메모리 셀에 저장된 데이터를 독출하는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 선택적으로 수행된다. 본 발명에 의한 불휘발성 메모리 장치 및 그것의 데이터 처리 방법은 읽기 동작시 상태가 변화된 메모리 셀에 대한 재프로그램 동작을 추가적인 시간 소모 없이 수행할 수 있으므로, 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

Description

불휘발성 메모리 장치 및 그것의 데이터 처리 방법{NONVOLATILE MEMORY DEVICE AND DATA PROCESSING METHOD THEREOF}

본 발명은 불휘발성 메모리 장치에 관한 것으로, 보다 상세히는, 저항 랜덤 엑세스 메모리 장치 등과 같은 불휘발성 메모리 장치 및 그것의 데이터 처리 방법에 관한 것이다.

MRAM(Magnetic Random Access Memory)은 메모리셀의 MTJ(magnetic tunneling junction) 요소의 저항 변화를 이용하여 데이터를 저장하는 메모리소자이다. 상기 MTJ 요소의 저항은 자유층(free layer)의 자화 방향에 따라 달라진다. 즉, 상기 자유층의 자화 방향이 고정층(fixed layer)의 자화 방향과 동일할 때, 상기 MTJ 요소는 낮은 저항값을 갖고, 반대인 경우에 높은 저항값을 갖는다. 상기 MTJ 요소의 낮은 저항값은 데이터 '0'에 대응되고, 상기 MTJ 요소의 높은 저항값은 데이터 '1'에 대응될 수 있다.

MRAM의 데이터 기록 방법 중에서, 디지트 라인(digit line)을 이용해서 MTJ 요소에 데이터를 기록하는 방법이 있다. 이러한 기록 방식을 선택한 MRAM에서는, MTJ 요소와 이격하여 설치된 디지트 라인에 쓰기 전류를 인가하여 그로부터 발생된 자기장을 이용해서 자유층의 자화 방향을 변화시킨다. 읽기 전류는 MTJ 요소의 양단 사이에 인가된다. 이와 같은 MRAM에서는 읽기 전류의 경로와 쓰기 전류의 경로가 다르다. 하지만 디지트 라인을 사용하지 않는 STT-MRAM(spin transfer torque magnetic random access memory)의 경우, 읽기 전류의 경로와 쓰기 전류의 경로가 같으므로, 읽기 전류와 쓰기 전류에 대한 섬세한 제어가 요구된다.

본 발명의 목적은 읽기 동작시 상태가 변화된 메모리 셀에 대한 재프로그램 동작을 추가적인 시간 소모 없이 수행하는 불휘발성 메모리 장치 및 그것의 데이터 처리 방법을 제공하는 것이다.

본 발명에 의한 불휘발성 메모리 장치는 제 1 및 제 2 메모리 셀을 포함하는 메모리 셀 어레이 및 상기 제 1 메모리 셀에 저장된 데이터를 독출한 뒤 상기 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 상기 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 억세스 제어 회로를 포함하며, 상기 제 1 메모리 셀에 대한 재프로그램 동작은 상기 제 1 메모리 셀에 저장된 데이터를 독출하는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 선택적으로 수행된다.

실시 예에 있어서, 상기 제 1 및 제 2 메모리 셀은 하나의 공통 라인을 공유하며, 상기 억세스 제어 회로는 상기 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 상기 하나의 공통 라인에 접지 전압보다 높고 전원 전압보다 낮은 값을 가지는 기초 전압을 제공한다.

실시 예에 있어서, 상기 하나의 공통 라인은 상기 제 1 및 제 2 메모리 셀이 공유하는 워드 라인이다.

실시 예에 있어서, 상기 하나의 공통 라인은 상기 제 1 및 제 2 메모리 셀이 공유하는 비트 라인이다.

실시 예에 있어서, 상기 메모리 셀 어레이는 STT-MRAM 셀들로 구성된다.

실시 예에 있어서, 상기 억세스 제어 회로는 상기 제 1 메모리 셀에 소정의 제 1 레벨부터 소정의 제 2 레벨까지 크기가 가변되는 센싱 전류를 제공하는 센싱 전류원을 더 포함하고, 상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 상기 제 1 메모리 셀에 저장된 데이터를 독출한다.

실시 예에 있어서, 상기 제 1 메모리 셀에 대한 재프로그램 동작은 상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 선택적으로 수행된다.

실시 예에 있어서, 상기 제 1 레벨은 저 스위칭 전류 레벨보다 크고 고 스위칭 전류 레벨보다 작은 값을 가지며, 상기 저 스위칭 전류 레벨은 상기 제 1 메모리 셀이 낮은 저항 상태에서 높은 저항 상태로 변화되는 전류 레벨이고, 상기 고 스위칭 전류 레벨은 상기 제 1 메모리 셀이 높은 저항 상태에서 낮은 저항 상태로 변화되는 전류 레벨이다.

실시 예에 있어서, 상기 제 2 레벨은 상기 고 스위칭 전류 레벨보다 큰 값을 가지며, 상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되면 상기 제 1 메모리 셀에 저장된 데이터는 높은 저항 상태에 대응되는 데이터로 판별된다.

실시 예에 있어서, 상기 제 2 레벨은 상기 저 스위칭 전류 레벨보다 작은 값을 가지며, 상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되면 상기 제 1 메모리 셀에 저장된 데이터는 낮은 저항 상태에 대응되는 데이터로 판별된다.

실시 예에 있어서, 상기 억세스 제어 회로는 상기 센싱 전류에 응답하여 상기 제 1 메모리 셀로부터 출력된 센싱 전압을 제공하는 센싱 노드, 상기 센싱 전압을 지연하여 지연 전압을 생성하고, 상기 지연 전압을 지연 노드로 출력하는 지연기 및 상기 센싱 전압과 상기 지연 전압의 차이에 응답하여 출력 전압을 제공하는 감지 증폭기를 더 포함하고, 상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부는 상기 출력 전압을 기초로 판별된다.

실시 예에 있어서, 상기 지연기는 저항 및 커패시터로 구성된 RC 엘레먼트를 포함한다.

본 발명에 의한 제 1 및 제 2 메모리 셀을 포함하는 불휘발성 메모리 장치의 데이터 처리 방법은 상기 제 1 메모리 셀에 저장된 데이터를 독출하고, 상기 제 1 메모리 셀에 저장된 데이터를 독출하는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 판별하는 단계, 상기 제 1 메모리 셀의 상태가 변화된 경우 상기 제 1 메모리 셀을 재프로그램하는 단계 및 상기 제 1 메모리 셀을 재프로그램하는 동안, 상기 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 단계를 포함한다.

실시 예에 있어서, 상기 제 1 메모리 셀에 저장된 데이터를 독출하고, 상기 제 1 메모리 셀에 저장된 데이터를 독출하는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 판별하는 단계는 상기 제 1 메모리 셀에 소정의 제 1 레벨부터 제 2 레벨까지 가변되는 센싱 전류를 인가하는 단계, 상기 센싱 전류가 인가되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 판별하는 단계 및 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 상기 제 1 메모리 셀에 저장된 데이터를 판별하는 단계를 포함한다.

실시 예에 있어서, 상기 제 1 메모리 셀을 재프로그램하는 동안, 상기 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 단계는 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀이 공유하는 공통 라인이 존재하는지 판별하는 단계 및 상기 공통 라인이 존재하면, 상기 공통 라인에 접지 전압보다 높고 전원 전압보다 낮은 값을 가지는 기초 전압을 제공하는 단계를 포함한다.

본 발명에 의한 불휘발성 메모리 장치 및 그것의 데이터 처리 방법은 읽기 동작시 상태가 변화된 메모리 셀에 대한 재프로그램 동작을 추가적인 시간 소모 없이 수행할 수 있으므로, 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 셀 어레이에 포함된 메모리 셀의 일 실시 예를 보여주는 도면이다.
도 3 및 도 4는 도 2의 메모리 셀에 저장된 데이터에 따른 가변 저항 소자의 자화 방향을 나타내는 도면이다.
도 5는 도 2의 메모리 셀에 대한 쓰기 동작을 설명하기 위한 도면이다.
도 6은 도 2의 가변 저항 소자에 흐르는 전류 및 가변 저항 소자의 저항값 사이의 관계를 도시하는 그래프이다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 도시하는 순서도이다.
도 8은 도 7의 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 타이밍도이다.
도 9는 메모리 셀 및 그와 연결된 디텍터를 도시하는 회로도이다.
도 10은 센싱 전류와 메모리 셀의 저항값 사이의 관계를 도시하는 그래프이다.
도 11은 읽기 동작 전 메모리 셀이 낮은 저항 상태에 있었을 때의 출력 전압을 설명하기 위한 도면이다.
도 12는 읽기 동작 전 메모리 셀이 높은 저항 상태에 있었을 때의 출력 전압을 설명하기 위한 도면이다.
도 13은 도 7의 불휘발성 메모리 장치의 읽기 방법에 있어서, 제 1 메모리 셀에 대한 읽기 및 상태 변화 판별 동작의 일실시예를 도시하는 순서도이다.
도 14는 제 1 메모리 셀 및 그와 인접한 메모리 셀들을 도시하는 도면이다.
도 15는 제 1 메모리 셀과 제 2 메모리 셀이 동일한 소스 라인을 공유하는 경우의 데이터 처리 동작을 설명하기 위한 도면이다.
도 16은 제 1 메모리 셀과 제 2 메모리 셀이 동일한 비트 라인을 공유하는 경우의 데이터 처리 동작을 설명하기 위한 도면이다.
도 17은 도 7의 불휘발성 메모리 장치의 읽기 방법에 있어서, 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 단계의 일실시예를 도시하는 순서도이다.
도 18은 본 발명의 실시예에 의한 불휘발성 메모리 장치인 상 변화 메모리 장치를 휴대용 전자 시스템에 적용한 블록도이다.
도 19는 본 발명의 실시예에 의한 불휘발성 메모리 장치를 메모리 카드(memory card)에 적용한 블록도이다.
도 20은 도 19의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 어드레스 디코더(120), 열 디코더(130), 쓰기 드라이버 및 감지 증폭기(140), 입출력 버퍼(150) 및 전압 및 전류 생성기(160)를 포함한다. 어드레스 디코더(120), 열 디코더(130), 쓰기 드라이버 및 감지 증폭기(140), 입출력 버퍼(150) 및 전압 및 전류 생성기(160)는 셀 어레이(110)를 제어하기 위한 억세스 제어 회로를 구성한다.

불휘발성 메모리 장치(100)는 제 1 메모리 셀에 대한 읽기 동작 동안 제 1 메모리 셀의 상태가 변화되면, 제 1 메모리 셀을 읽기 동작 전의 상태로 재프로그램 할 수 있다. 불휘발성 메모리 장치(100)는 제 1 메모리 셀이 재프로그램되는 동안, 제 2 메모리 셀에 대한 읽기 혹은 쓰기 동작을 수행할 수 있다.

즉, 불휘발성 메모리 장치(100)는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 재프로그램 동작과 데이터 처리 동작을 동시에 수행할 수 있다. 불휘발성 메모리 장치(100)는 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

셀 어레이(110)는 불휘발성 메모리 셀들로 구성된다. 예를 들면, 셀 어레이(110)는 PRAM(Phase Change Random Access Memory)이나 RRAM(Resistance Random Access Memory)과 같은 저항 메모리(Resistive Memory) 셀이나, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등으로 구성되는 메모리 셀들로 구성될 수 있다.

특히, 본 발명의 실시예에서 셀 어레이(110)는 STT-MRAM(Spin Transfer Torque Magneto Resistive Random Access Memory) 셀들로 구성될 수 있다. STT-MRAM 셀들에 관하여는 도 2 내지 도 5를 이용하여 더 자세히 설명될 것이다.

셀 어레이(110)에 포함되는 메모리 셀들은 행 어드레스(Xi) 및 열 어드레스(Yj)에 의해서 선택될 수 있다. 행 어드레스(Xi)에 의해서 적어도 하나의 워드 라인이 선택되고, 열 어드레스(Yj)에 의해서 적어도 하나의 비트 라인(BL)이 선택된다.

어드레스 디코더(120)는 어드레스(ADDR)를 입력받아 행 어드레스(Xi) 및 열 어드레스(Yj)로 디코딩한다. 어드레스 디코더(120)는 행 어드레스(Xi)에 따라 복수의 워드 라인 중 하나의 워드 라인을 선택한다. 또한, 어드레스 디코더(120)는 열 어드레스(Yj)를 열 디코더(130)에 전달한다. 열 디코더(130)는 열 어드레스(Yj)에 응답하여 데이터 라인(DL)을 선택된 비트 라인(BL)에 연결한다.

쓰기 드라이버 및 감지 증폭기(140)는 프로그램 동작 시에, 입출력 버퍼(150)로부터 데이터를 입력받는다. 쓰기 드라이버 및 감지 증폭기(140)는, 전압 및 전류 생성기(160)로부터, 입력된 데이터를 선택된 메모리 셀에 기입하기 위한 쓰기 전류를 공급받는다.

또한 쓰기 드라이버 및 감지 증폭기(140)는 선택된 메모리 셀에 기록된 데이터를 감지한다. 쓰기 드라이버 및 감지 증폭기(140)는 감지된 데이터를 증폭하여 2진 논리값으로 변환한다. 쓰기 드라이버 및 감지 증폭기(140)는 변환된 데이터를 입출력 버퍼(150)에 전달한다.

쓰기 드라이버 및 감지 증폭기(140)는 선택된 메모리 셀의 데이터를 읽기 위해서, 데이터 라인(DL)에 읽기 전류를 제공할 수 있다. 쓰기 드라이버 및 감지 증폭기(140)는, 읽기 전류에 응답하여 측정된 데이터 라인(DL)의 전압을, 기준 전압과 비교한다. 쓰기 드라이버 및 감지 증폭기(140)는 비교 결과에 따라 메모리 셀에 기입된 데이터가 논리 '0' 또는 논리 '1'인지를 결정한다. 쓰기 드라이버 및 감지 증폭기(140)는, 전압 및 전류 생성기(160)로부터, 데이터 라인(DL)에 제공하기 위한 읽기 전류를 공급받는다.

입출력 버퍼(150)는 입력 데이터를 일시 저장하여 쓰기 드라이버 및 감지 증폭기(140)에 전달한다. 또한 입출력 버퍼(150)는 쓰기 드라이버 및 감지 증폭기(140)로부터 제공되는 출력 데이터를 일시 저장하여 외부로 전달한다.

전압 및 전류 생성기(160)는 불휘발성 메모리 장치(100)의 동작에 이용되는 동작 전압 및 동작 전류를 생성한다. 동작 전압은 셀 어레이(110)에 연결된 비트 라인들(BL) 및 워드 라인들에 제공되는 전압을 포함할 수 있다. 동작 전류는 메모리 셀들에 대한 데이터 처리 동작을 수행하기 위한 읽기 및 쓰기 전류를 포함할 수 있다.

전압 및 전류 생성기(160)는 셀 어레이(110)의 메모리 셀에 저장된 데이터를을 읽고 재프로그램 여부를 판별하기 위하여, 소정의 최소 전류로부터 소정의 최대 전류까지 가변되는 센싱 전류를 제공할 수 있다. 센싱 전류 및 이를 이용한 데이터 처리 동작은 도 9 내지 13을 참조하여 더 자세히 설명될 것이다.

또, 전압 및 전류 생성기(160)는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 데이터 처리 동작을 동시에 수행하기 위하여, 기초 전압(Base Voltage)을 생성할 수 있다. 기초 전압은 동시에 데이터 처리 동작이 수행되는 복수의 메모리 셀들이 공유하는 공통 라인(Common line)에 제공될 수 있다. 기초 전압 및 이를 이용한 데이터 처리 동작은 도 14 내지 16을 이용하여 더 자세히 설명될 것이다.

상술된 불휘발성 메모리 장치(100)는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 재프로그램 동작과 데이터 처리 동작을 동시에 수행할 수 있어 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

도 2 내지 도 6은 도 1의 불휘발성 메모리 장치(100)에 포함된 메모리 셀의 물리적 특성을 설명하기 위한 도면이다.

도 2는 도 1의 셀 어레이(110)에 포함된 메모리 셀(MC)의 일 실시 예를 보여주는 도면이다. 도 2에서, 메모리 셀(MC)은 STT-MRAM(Spin Transfer Torque Magneto Resistive Random Access Memory) 셀로 구성된다.

메모리 셀(MC)은 가변 저항 소자(VR) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(예를 들어, 제 1 워드라인(WL1))에 연결된다. 셀 트랜지스터(CT)의 일 전극은 가변 저항 소자(VR)를 통해 비트라인(예를 들어, 제 1 비트 라인(BL1))에 연결된다. 또한, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(예를 들어, 제 1 소스 라인 SL1)에 연결된다.

가변 저항 소자(VR)는 자유층(Free Layer, L1), 고정층(Pinned Layer, L3) 및 이들 사이에 위치되는 터널층(L2)을 포함할 수 있다. 고정층(L3)의 자화 방향은 고정되어 있으며, 자유층(L1)의 자화 방향은 조건에 따라 고정층(L3)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(L3)의 자화 방향을 고정시켜 주기 위하여, 가변 저항 소자(VR)는 반강자성층(anti-ferromagnetic layer, 미도시)을 더 포함할 수도 있다.

메모리 셀(MC)에 대한 읽기 동작시, 워드 라인(WL1)에 로직 하이의 전압이 제공된다. 워드 라인(WL1) 전압에 응답하여 셀 트랜지스터(CT)가 턴 온 된다. 또한, 가변 저항 소자(VR)의 저항값을 측정하기 위하여 비트 라인(BL1)으로부터 소스 라인(SL) 방향으로 읽기 전류(read current)가 제공된다. 측정되는 저항값에 따라 가변 저항 소자(VR)에 저장된 데이터가 판별될 수 있다.

메모리 셀(MC)에 대한 쓰기 동작시, 워드 라인(WL1)에 로직 하이의 전압이 제공된다. 워드 라인(WL1) 전압에 응답하여 셀 트랜지스터(CT)가 턴 온 된다. 가변 저항 소자(VR)의 저항값을 변화시키기 위하여, 비트 라인(BL1)과 소스 라인(SL) 사이에 쓰기 전류(Write Current)가 제공된다. 이하 도 3 내지 5를 참조하여 메모리 셀(MC)에 대한 읽기 및 쓰기 동작에 관하여 더 자세히 설명한다.

도 3 및 도 4는 도 2의 메모리 셀(MC)에 저장된 데이터에 따른 가변 저항 소자(VR)의 자화 방향을 나타내는 도면이다.

가변 저항 소자(VR)의 저항값은 자유층(L1)의 자화 방향에 따라 달라진다. 가변 저항 소자에 읽기 전류(I)를 제공하면, 가변 저항 소자의 저항값에 따른 데이터 전압이 출력된다. 읽기 전류(I)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 일반적으로 읽기 전류(I)에 의해 자유층(L1)의 자화 방향이 변화되지 않는다.

도 3을 참조하면, 가변 저항 소자(VR)에서 자유층(L1)의 자화 방향과 고정층(L3)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 가변 저항 소자는 낮은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '0'을 독출할 수 있다.

도 4를 참조하면, 가변 저항 소자(VR)의 자유층(L1)의 자화 방향은 고정층(L3)의 자화 방향과 반 평행(anti-parallel)으로 배치된다. 따라서, 상기 가변 저항 소자(VR)는 높은 저항값을 가진다. 이 경우 데이터는, 예를 들어, '1'을 독출 할 수 있다.

한편, 도 3 및 도 4에서는, 가변 저항 소자(VR)의 자유층(L1)과 고정층(L3)을 수평 자기 소자로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시 예로서, 자유층(L1)과 고정층(L3)은 수직 자기 소자를 이용하여 제공될 수 있다.

도 5는 도 2의 메모리 셀(MC)에 대한 쓰기 동작을 설명하기 위한 도면이다. 도 5를 참조하면, 가변 저항 소자(VR)를 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(L1)의 자화 방향이 결정될 수 있다. 예를 들어, 제 1 쓰기 전류(WC1)가 제공되면, 고정층(L3)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(L1)에 토크(torque)를 인가한다. 이로 인해, 자유층(L1)은 고정층(L3)과 평행(Parallel)하게 자화된다.

한편, 제 2 쓰기 전류(WC2)가 제공되면, 고정층(L3)과 반대의 스핀을 갖는 전자들이 자유층(L1)으로 토크를 제공한다. 이로 인해, 자유층(L1)은 고정층(L3)과 반 평행(Anti Parallel)하게 자화된다. 즉, 가변 저항 소자(VR)에서 자유층(L1)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.

도 6은 도 2의 가변 저항 소자(VR)에 흐르는 전류 및 가변 저항 소자(VR)의 저항값 사이의 관계를 도시하는 그래프이다. 도 6의 그래프에서, 가로축은 가변 저항 소자(VR)에 흐르는 전류를, 세로축은 저항값을 나타낸다.

도 3 내지 5를 참조하여 설명된 바와 같이, 가변 저항 소자(VR)는 자유층(도 3 참조, L1)의 자화 방향에 응답하여 2개의 저항 상태(state)를 가진다. 가변 저항 소자(VR)는 낮은 저항 상태 및 높은 저항 상태를 가질 수 있다.

예를 들어, 가변 저항 소자(VR)는 자유층(L1)의 자화 방향이 고정층(도 3 참조, L3)의 자화 방향과 평행한 경우에는 낮은 저항 상태에 존재할 수 있다. 낮은 저항 상태에서, 가변 저항 소자(VR)는 제 1 저항값(Rl)을 가진다. 한편, 가변 저항 소자(VR)는 자유층(L1)의 자화 방향이 고정층(L3)의 자화 방향과 반 평행(Anti-Parallel)한 경우에는 높은 저항 상태에 존재할 수 있다. 높은 저항 상태에서, 가변 저항 소자(VR)는 제 2 저항값(Rh)을 가진다.

한편, 도 5를 참조하여 설명된 바와 같이, 낮은 저항 상태에 있는 가변 저항 소자(VR)에 충분한 크기의 전류가 인가되면, 가변 저항 소자(VR)의 상태는 높은 저항 상태로 변화된다. 반대로, 높은 저항 상태에 있는 가변 저항 소자(VR)에, 충분한 크기의 전류가 인가되면, 가변 저항 소자(VR)의 상태는 낮은 저항 상태로 변화된다.

가변 저항 소자(VR)의 제 1 저항값(Rl)을 제 2 저항값(Rh)으로 변화시킬 수 있는 최소 전류를 고 스위칭 전류(Iswh)로 정의한다. 가변 저항 소자(VR)의 제 2 저항값(Rh)을 제 1 저항값(Rl)으로 변화시킬 수 있는 최소 전류를 저 스위칭 전류(Iswl)로 정의한다. 고 스위칭 전류(Iswh)와 저 스위칭 전류(Iswl)의 방향은 서로 반대된다.

가변 저항 소자(VR)의 저항 상태를 낮은 상태에서 높은 상태로 변화시키기 위한 쓰기 전류(Iw)의 레벨은 고 스위칭 전류(Iswh)보다 높아야 한다. 또한 읽기 전류(Ir)의 레벨은, 가변 저항 소자(VR)의 상태를 변화시키지 않기 위하여, 저 스위칭 전류(Iswl)와 고 스위칭 전류(Iswh)의 사이에 위치하여야 한다. 읽기 전류(Ir)는 가변 저항 소자(VR)의 저항 상태를 독출하기 위한 전류이다.

그러나 가변 저항 소자(VR)의 스위칭 전류 레벨은 시간 및 환경에 응답하여 가변된다. 가변 저항 소자(VR)의 스위칭 전류 레벨이 변화됨에 따라, 읽기 동작시 읽기 전류(Ir)에 의하여 가변 저항 소자의 상태가 변화될 수 있다.

도 1의 불휘발성 메모리 장치(100)는 상술된 가변 저항 소자의 상태 변화를 보상하할 수 있다. 불휘발성 메모리 장치(100)는 제 1 메모리 셀에 대한 읽기 동작 동안 제 1 메모리 셀의 상태가 변화되면, 제 1 메모리 셀을 읽기 동작 전의 상태로 재프로그램 할 수 있다.

한편, 불휘발성 메모리 장치(100)는 제 1 메모리 셀이 재프로그램되는 동안 제 2 메모리 셀에 대한 읽기 혹은 쓰기 동작을 수행할 수 있다. 즉, 불휘발성 메모리 장치(100)는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 재프로그램 동작 및 데이터 처리 동작을 동시에 수행할 수 있다. 불휘발성 메모리 장치(100)는 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 도시하는 순서도이다.

S110 단계에서, 제 1 메모리 셀이 선택된다. 선택된 제 1 메모리 셀에 저장된 데이터가 독출된다. 제 1 메모리 셀에 저장된 데이터는 소정의 읽기 전류를 이용하여 독출될 수 있다.

S120 단계에서, S110 단계의 독출 동작 동안 제 1 메모리 셀의 상태가 변화되었는지 여부가 판별된다. 제 1 메모리 셀의 상태 변화 여부는 지연기 및 감지 증폭기를 이용하여 판별될 수 있다. 제 1 메모리 셀에 대한 상태 변화 판별 방법은 도 9 내지 도 12를 참조하여 더 자세히 설명될 것이다.

S110 단계 동안 제 1 메모리 셀의 상태가 변화되지 않은 경우, S125 단계에서, 제 1 메모리 셀 다음으로 선택된 제 2 메모리 셀에 대한 데이터 처리 동작이 수행된다. 제 2 메모리 셀에 대한 데이터 처리 동작은 읽기 동작 혹은 쓰기 동작을 포함할 수 있다.

S110 단계 동안 제 1 메모리 셀의 상태가 변화된 경우, S130 단계에서, 제 1 메모리 셀에 대한 재프로그램 동작이 수행된다. 재프로그램 동작은 제 1 메모리 셀의 상태를 독출 동작 이전의 상태로 다시 프로그램하는 동작이다. 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안, 제 1 메모리 셀 다음으로 선택된 제 2 메모리 셀에 대한 데이터 처리 동작이 수행된다.

도 8은 도 7의 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 타이밍도이다. 도 8에서, 제 1 메모리 셀은 데이터 처리를 위해 선택된 셀이다. 제 2 메모리 셀은 제 1 메모리 셀 다음으로 선택된 셀이다. 제 3 메모리 셀은 제 2 메모리 셀 다음으로 선택된 셀이다.

도 8을 참조하면, t0 내지 t1 시간 동안 제 1 메모리 셀에 대한 읽기 동작이 수행된다. t1 내지 t2 시간 동안, 제 2 메모리 셀에 대한 읽기 혹은 쓰기 동작이 수행된다. t0 내지 t1 시간 동안 제 1 메모리 셀의 상태가 변화된 경우, t1 내지 t2 시간 동안 제 1 메모리 셀에 대한 재프로그램 동작이 수행된다.

t2 내지 t3 시간 동안, 제 3 메모리 셀에 대한 읽기 혹은 쓰기 동작이 수행된다. t1 내지 t2 시간 동안 제 2 메모리 셀에 대하여 읽기 동작이 수행된 경우, t1 내지 t2 시간 동안 제 2 메모리 셀의 상태의 변화 여부가 판별된다. 제 2 메모리 셀의 상태가 변화되었으면, t2 내지 t3 시간 동안 제 2 메모리 셀에 대한 재프로그램 동작이 수행된다.

도 7 및 도 8을 참조하여 설명된 불휘발성 메모리 장치의 읽기 방법에 의하면, 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 제 2 메모리 셀에 대한 읽기 혹은 쓰기 동작이 수행될 수 있다. 즉, 상술된 읽기 방법에 의하면, 불휘발성 메모리 장치는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 재프로그램 동작 및 데이터 처리 동작을 동시에 수행할 수 있다. 상술된 불휘발성 메모리 장치는 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

도 9 내지 도 13은 도 7의 불휘발성 메모리 장치의 읽기 방법에 있어서, 제 1 메모리 셀에 저장된 데이터를 독출하고 상태 변화 여부를 판별하는 단계(S110, S120)의 일실시예를 설명하기 위한 도면이다.

도 9 내지 13을 참조하여 설명되는 읽기 및 상태 변화 판별 동작에 의하면, 가변 전류원을 이용하여 읽기 및 상태 변화 판별 동작이 동시에 수행될 수 있다. 후술될 읽기 및 상태 변화 판별 동작에 의하면, 읽기 동작에서 레퍼런스 셀이 요구되지 않으며 메모리 셀의 물리적 특성 변화를 보상할 필요가 없다.

도 9는 메모리 셀 및 그와 연결된 디텍터를 도시하는 회로도이다. 도 9를 참조하면, 디텍터(200)는 센싱 전류원(210), 지연기(220) 및 감지 증폭기(230)를 포함한다. 디텍터(200)는 메모리 셀(201)에 저장된 데이터를 독출하면서, 메모리 셀(201)의 상태 변화 여부를 탐지할 수 있다.

센싱 전류원(210)은 메모리 셀(201)에 센싱 전류(Is)를 제공한다. 센싱 전류(Is)의 크기는 소정의 최소 전류(Imin)로부터 최대 전류(Imax)까지 가변될 수 있다.

최소 전류(Imin)는 메모리 셀의 상태가 변화되지 않을 것이 보증되는 전류이다. 최소 전류(Imin)는 메모리 셀의 스위칭 전류보다 작은 크기를 가진다. 최대 전류(Imax)는 높은 저항 상태의 메모리 셀을 낮은 저항 상태로 변화시킬 것이 보증되는 전류이다. 최대 전류(Imax)는 메모리 셀의 스위칭 전류보다 큰 크기를 가진다.

메모리 셀(201)에 제공되는 센싱 전류(Is)의 크기에 응답하여, 메모리 셀(201)의 저항값이 변화될 수 있다. 디텍터(200)는 센싱 전류(Is)의 크기가 변화되는 동안 메모리 셀(201)의 상태 변화 여부를 탐지할 수 있다. 디텍터(200)는 탐지 결과를 기초로 메모리 셀(201)에 저장된 데이터를 독출할 수 있다. 또한, 디텍터(200)는 탐지 결과를 기초로 메모리 셀(201)에 대한 재프로그램 동작을 요청할 수 있다. 이하 도 10을 참조하여 센싱 전류(Is)와 메모리 셀(201)의 저항값 사이의 관계에 관하여 더 자세히 설명한다.

도 10은 센싱 전류(Is)와 메모리 셀의 저항값 사이의 관계를 도시하는 그래프이다. 도 10을 참조하면, 센싱 전류(Is)의 크기가 최소 전류(Imin)로부터 최대 전류(Imax)까지 증가되는 동안, 메모리 셀의 저항값은 점차 감소된다.

센싱 전류(Is)가 인가되기 전 메모리 셀이 높은 저항 상태에 존재하였을 경우, 센싱 전류(Is)의 크기가 가변되는 동안, 메모리 셀의 상태는 높은 저항 상태에서 낮은 저항 상태로 변화된다. 반면, 메모리 셀이 낮은 저항 상태에 존재하였을 경우, 센싱 전류(Is)의 크기가 가변되는 동안, 메모리 셀의 상태는 낮은 저항 상태로 계속 유지된다.

도 9의 디텍터(200)는 센싱 전류(Is)의 크기가 가변되는 동안 메모리 셀의 상태 변화 여부를 탐지할 수 있다. 디텍터(200)는 탐지 결과를 기초로 메모리 셀에 저장된 데이터를 독출할 수 있다. 센싱 전류(Is)의 크기가 가변되는 동안 메모리 셀의 상태가 변화되었다면, 메모리 셀에 저장된 데이터는 높은 저항 상태에 대응되는 데이터일 수 있다. 메모리 셀의 상태가 변화되지 않았다면, 메모리 셀에 저장된 데이터는 낮은 저항 상태에 대응되는 데이터일 수 있다.

다시 도 9를 참조하면, 디텍터(200)는 메모리 셀(201)의 상태 변화 여부를 탐지하기 위하여, 지연기(220) 및 감지 증폭기(230)를 포함한다.

지연기(220)는 센싱 노드(Sensing node)와 연결된다. 센싱 노드는, 센싱 전류에 응답하여 생성된, 메모리 셀(201) 양단의 전압차를 출력하는 노드이다. 지연기(220)는 센싱 노드의 전압을 지연하고, 지연된 전압을 지연 노드(Delay node)로 출력한다. 지연기(220)는 저항(R) 및 커패시터(C)를 포함하는 RC 회로로 구성될 수 있다.

감지 증폭기(230)는 센싱 노드 및 지연 노드와 연결된다. 감지 증폭기(230)는 센싱 노드와 지연 노드 사이의 전압차에 응답하여 출력 전압(Vout)을 출력한다.

디텍터(200)는 출력 전압(Vout)의 피크 발생 여부를 탐지하여 메모리 셀의 상태 변화 여부를 탐지할 수 있다. 상술된 디텍터(200)는 탐지 결과를 기초로 메모리 셀에 저장된 데이터를 독출할 수 있다. 또한, 디텍터(200)는 탐지 결과를 기초로 메모리 셀(201)에 대한 재프로그램 동작을 요청할 수 있다.

이하 도 11 및 도 12를 참조하여 센싱 전류와 출력 전압 사이의 관계를 설명한다.

도 11은 읽기 동작 전 메모리 셀이 낮은 저항 상태에 있었을 때의 출력 전압을 설명하기 위한 도면이다. 도 11 I는 시간에 대한 센싱 전류의 크기 변화를 도시하는 그래프이다. 도 11 II는 시간에 대한 센싱 노드 및 지연 노드의 전압 크기 변화를 도시하는 그래프이다. 도 11 III는 시간에 대한 출력 전압의 크기 변화를 도시하는 그래프이다.

메모리 셀이 낮은 저항 상태에 존재하면, 센싱 전류의 크기가 변화되어도 메모리 셀의 상태는 유지된다. 메모리 셀의 상태가 유지됨에 응답하여 센싱 노드와 지연 노드의 전압도 안정되므로 출력 전압은 일정한 값을 가진다.

도 12는 읽기 동작 전 메모리 셀이 높은 저항 상태에 있었을 때의 출력 전압을 설명하기 위한 도면이다. 도 12 I는 시간에 대한 센싱 전류의 크기 변화를 도시하는 그래프이다. 도 12 II는 시간에 대한 센싱 노드 및 지연 노드의 전압 크기 변화를 도시하는 그래프이다. 도 12 III는 시간에 대한 출력 전압의 크기 변화를 도시하는 그래프이다.

도 12 I 및 도 12 II를 참조하면, 센싱 전류의 크기가 스위칭 전류 이상으로 증가되면, 메모리 셀(도 9 참조, 201)은 높은 저항 상태에서 낮은 저항 상태로 변화된다. 메모리 셀의 저항 크기 변화에 응답하여 센싱 노드의 전압은 급격하게 낮아진다. 한편, 지연기(도 9 참조, 220)에 의하여, 지연 노드의 전압은 소정의 시정수(time constant)를 기초로 완만하게 감소된다.

도 12 III에 도시된 바와 같이, 메모리 셀의 상태가 변화된 때, 센싱 노드와 지연 노드 사이의 전압 차이에 응답하여 출력 전압에 피크가 발생된다. 디텍터(도 9 참조, 200)는 출력 전압의 피크 발생 여부를 탐지하여 메모리 셀의 상태 변화 여부를 탐지할 수 있다.

도 11 및 도 12에서 센싱 전류는 선형으로 증가되는 파형으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 센싱 전류는 비선형적인 파형으로 증가될 수 있다.

도 13은 도 7의 불휘발성 메모리 장치의 읽기 방법에 있어서, 제 1 메모리 셀에 대한 읽기 및 상태 변화 판별 동작(S110, S120)의 일실시예를 도시하는 순서도이다.

도 13의 읽기 방법을 이용하는 불휘발성 메모리 장치는, 제 1 메모리 셀에 센싱 전류(Sensing Current)를 공급하는 센싱 전류원, 제 1 메모리 셀 양단의 전압차에 응답하여 제 1 출력 전압을 출력하는 센싱 노드, 센싱 노드의 전압을 지연하고, 지연된 전압에 응답하여 제 2 출력 전압을 출력하는 지연 노드 및 센싱 노드와 지연 노드 사이의 전압차를 감지하는 감지 증폭기를 포함한다.

S210 단계에서, 메모리 셀에 센싱 전류가 인가된다. 메모리 셀에 인가되는 센싱 전류의 크기는 최소 전류(Imin)부터 최대 전류(Imax)까지 변화된다.

S220 단계에서, 감지 증폭기를 이용하여, 센싱 노드와 지연 노드 사이의 전압차에 의하여 감지 증폭기의 출력에 피크가 발생되었는지 여부가 감지된다. 피크 감지 여부를 기초로 제 1 메모리 셀에 저장된 데이터 및 재프로그램 필요 여부가 판별될 수 있다.

예를 들어, 출력에 피크가 발생되었다면, 제 1 메모리 셀에 저장된 데이터는 높은 저항 상태에 대응되는 데이터로 판별될 수 있다. 또한 제 1 메모리 셀은 독출 과정에서 상태가 변화되었으므로 재프로그램되어야 한다. 반면, 출력에 피크가 발생되지 않았다면 제 1 메모리 셀에 저장된 데이터는 낮은 저항 상태에 대응되는 데이터로 판별될 수 있다. 또한 제 1 메모리 셀의 상태는 유지되었으므로 재프로그램이 요구되지 않는다.

상술된 제 1 메모리 셀에 대한 읽기 및 상태 변화 판별 동작에 의하면, 읽기 동작에서 레퍼런스 셀이 요구되지 않으며 메모리 셀의 물리적 특성 변화를 보상할 필요가 없다.

한편, 도 9 내지 도 13에서 읽기 및 상태 변화 판별 동작은 높은 저항 상태의 셀이 낮은 저항 상태로 변화되는 동작을 탐지하도록 구성되었으나, 이는 예시적인 것으로 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 센싱 전류의 방향이 반대로 인가되는 경우, 디텍터는 낮은 저항 상태의 셀이 높은 저항 상태로 변화되는 동작을 탐지할 수 있다.

도 14 내지 17은 도 7의 불휘발성 메모리 장치의 읽기 방법에 있어서, 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 단계(S130)의 일실시예를 설명하기 위한 도면이다.

도 14 내지 도 17에서 설명되는 읽기 방법을 참조하면, 불휘발성 메모리 장치는 기초 전압을 이용하여 복수의 메모리 셀들에 대한 데이터 처리 동작을 동시에 수행할 수 있다.

도 14는 제 1 메모리 셀 및 그와 인접한 메모리 셀들을 도시하는 도면이다. 도 14를 참조하면, 제 1 메모리 셀(MC1)은 제 n 워드 라인(WLn) 및 제 n 비트 라인(BLm)과 연결된다. 제 a 메모리 셀(MCa)은 제 1 메모리 셀(MC1)과 제 n 워드 라인(WLn)을 공유한다. 제 b 메모리 셀(MCb)은 제 1 메모리 셀(MC1)과 제 m 비트 라인(BLm)을 공유한다. 제 c 메모리 셀(MCc)은 제 1 메모리 셀(MC1)과 서로 다른 워드 라인 및 비트 라인에 연결된다.

도 7의 S130 단계에서, 제 1 메모리 셀(MC1)에 대한 재프로그램 동작이 수행될 때, 제 1 메모리 셀(MC1) 다음으로 선택된 제 2 메모리 셀에 대한 데이터 처리 동작이 수행된다.

제 c 메모리 셀(MCc)이 제 2 메모리 셀로 선택된 경우, 제 1 메모리 셀(MC1)과 제 2 메모리 셀은 워드 라인 혹은 비트 라인을 공유하지 않는다. 불휘발성 메모리 장치는 제 1 메모리 셀(MC1)과 제 2 메모리 셀에 대한 데이터 처리 동작을 병렬적으로 수행할 수 있다.

한편, 제 a 메모리 셀(MCa)이 제 2 메모리 셀로 선택된 경우, 제 1 메모리 셀(MC1)과 제 2 메모리 셀은 동일한 제 n 워드 라인(WLn)을 공유한다. 제 1 메모리 셀(MC1)에 대한 재프로그램 동작과 제 2 메모리 셀에 대한 데이터 처리 동작을 동시에 수행하기 위하여, 불휘발성 메모리 장치는 제 n 워드라인(WLn)에 기초 전압을 인가할 수 있다.

또, 제 b 메모리 셀(MCb)이 제 2 메모리 셀로 선택된 경우, 제 1 메모리 셀(MC1)과 제 2 메모리 셀은 동일한 제 m 비트 라인(BLm)을 공유한다. 제 1 메모리 셀(MC1)에 대한 재프로그램 동작과 제 2 메모리 셀에 대한 데이터 처리 동작을 동시에 수행하기 위하여, 불휘발성 메모리 장치는 제 m 비트 라인(BLm)에 기초 전압을 인가할 수 있다.

기초 전압(Vb)은 전원 전압(Vdd)보다 낮고 소스 전압(Vss)보다 높은 값을 가지는 전압이다. 전원 전압(Vdd) 및 소스 전압(Vss)은 쓰기 혹은 읽기 동작시 인가되는 고전압 및 저전압이다.

예를 들어, 기초 전압(Vb)은 전원 전압(Vdd)과 소스 전압(Vss)의 평균값을 가질 수 있다. 소스 전압(Vss)이 접지 전압일 경우, 기초 전압(Vd)은 Vdd/2의 값을 가질 수 있다. 그러나 이는 예시적인 것으로, 기초 전압(Vb)의 크기가 상술된 예에 한정되는 것은 아니다.

도 15는 제 1 메모리 셀(MC1)과 제 2 메모리 셀이 동일한 소스 라인을 공유하는 경우의 데이터 처리 동작을 설명하기 위한 도면이다. 도 15를 참조하면, 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2)은 공통 소스 라인(Common SL)을 공유한다.

제 1 메모리 셀(MC1)은 공통 소스 라인(Common SL)과 제 m 비트 라인(BLm)에 연결된다. 제 2 메모리 셀(MC2)은 공통 소스 라인(Common SL)과 제 m+1 비트 라인(BLm+1)에 연결된다.

제 1 메모리 셀(MC1)에 대한 재프로그램 동작과 제 2 메모리 셀에 대한 데이터 처리 동작이 수행되는 동안, 공통 소스 라인(Common SL)에는 기초 전압(Vb)이 인가된다.

불휘발성 메모리 장치는 제 m 비트 라인(BLm)에 인가되는 전압 혹은 전류를 조절하여 제 1 메모리 셀(MC1)을 원하는 상태로 재프로그램 할 수 있다. 동시에, 불휘발성 메모리 장치는 제 m+1 비트 라인(BLm+1)에 인가되는 전압 혹은 전류를 조절하여 제 2 메모리 셀(MC2)에 대한 데이터 처리 동작을 수행할 수 있다. 공통 소스 라인(Common SL)에 인가되는 기초 전압은 전원 전압(Vdd)보다 낮고 소스 전압(Vss)보다 높은 값을 가지므로, 제 1 및 제 2 메모리 셀에 흐르는 전류의 크기 및 방향은 제 m 및 제 m+1 비트 라인(BLm, BLm+1)에 인가되는 전압 혹은 전류에 따라 요구되는 크기 및 방향으로 가변될 수 있다.

도 16은 제 1 메모리 셀(MC1)과 제 2 메모리 셀이 동일한 비트 라인을 공유하는 경우의 데이터 처리 동작을 설명하기 위한 도면이다. 도 16을 참조하면, 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2)은 공통 비트 라인(Common BL)을 공유한다.

제 1 메모리 셀(MC1)은 공통 비트 라인(Common BL)과 제 n 소스 라인(SLn)에 연결된다. 제 2 메모리 셀(MC2)은 공통 비트 라인(Common BL)과 제 n+1 소스 라인(SLn+1)에 연결된다.

제 1 메모리 셀(MC1)에 대한 재프로그램 동작과 제 2 메모리 셀에 대한 데이터 처리 동작이 수행되는 동안, 공통 비트 라인(Common BL)에는 기초 전압(Vb)이 인가된다.

불휘발성 메모리 장치는 제 n 소스 라인(SLn)에 인가되는 전압 혹은 전류를 조절하여 제 1 메모리 셀(MC1)을 원하는 상태로 재프로그램 할 수 있다. 동시에, 불휘발성 메모리 장치는 제 n+1 소스 라인(SLn+1)에 인가되는 전압 혹은 전류를 조절하여 제 2 메모리 셀(MC2)에 대한 데이터 처리 동작을 수행할 수 있다. 공통 비트 라인(Common BL)에 인가되는 기초 전압은 전원 전압(Vdd)보다 낮고 소스 전압(Vss)보다 높은 값을 가지므로, 제 1 및 제 2 메모리 셀에 흐르는 전류의 크기 및 방향은 제 n 및 제 n+1 소스 라인(SLn, SLn+1)에 인가되는 전압 혹은 전류에 따라 요구되는 크기 및 방향으로 가변될 수 있다.

도 15 및 도 16에서 설명된 불휘발성 메모리 장치는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 데이터 처리 동작을 동시에 수행하기 위하여, 기초 전압(Base Voltage)을 이용할 수 있다. 기초 전압은 동시에 데이터 처리 동작이 수행되는 복수의 메모리 셀들이 공유하는 공통 라인(Common line)에 제공될 수 있다. 불휘발성 메모리 장치는 기초 전압을 이용하여, 향상된 데이터 처리 속도를 가질 수 있다.

도 17은 도 7의 불휘발성 메모리 장치의 읽기 방법에 있어서, 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 단계(S130)의 일실시예를 도시하는 순서도이다.

도 17에서 설명되는 읽기 방법을 참조하면, 불휘발성 메모리 장치는 기초 전압을 이용하여 복수의 메모리 셀들에 대한 데이터 처리 동작을 동시에 수행할 수 있다.

S310 단계에서, 제 1 메모리 셀과 제 2 메모리 셀이 공통 라인을 공유하는지 여부가 판별된다. 공통 라인은 제 1 메모리 셀과 제 2 메모리 셀이 공유하는 워드 라인, 비트 라인 혹은 소스 라인일 수 있다.

제 1 메모리 셀과 제 2 메모리 셀이 공통 라인을 공유하지 않는다면, S315 단계에서, 제 1 메모리 셀에 대한 재프로그램 동작과 제 2 메모리 셀에 대한 데이터 처리 동작이 병렬적으로 수행된다.

제 1 메모리 셀과 제 2 메모리 셀이 공통 라인을 공유하면, S320 단계에서, 기초 전압이 공통 라인에 제공된다. 기초 전압은 전원 전압(Vdd)보다 낮고 소스 전압(Vss)보다 높은 값을 가지는 전압이다. 전원 전압(Vdd) 및 소스 전압(Vss)은 쓰기 혹은 읽기 동작시 인가되는 고전압 및 저전압이다.

S330 단계에서, 제 1 메모리 셀에 대한 재프로그램 동작과 제 2 메모리 셀에 대한 데이터 처리 동작이 수행된다. 공통 라인에 인가된 기초 전압은 전원 전압(Vdd)과 소스 전압(Vss)의 사이값을 가지므로, 제 1 메모리 셀에 재프로그램 동작이 수행되는 동안 제 2 메모리 셀에는 읽기 및 원하는 상태로의 쓰기 동작이 모두 수행될 수 있다.

도 18은 본 발명의 실시예에 의한 불휘발성 메모리 장치인 상 변화 메모리 장치를 휴대용 전자 시스템에 적용한 블록도이다. 상 변화 메모리 장치(1100)는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 재프로그램 동작과 데이터 처리 동작을 동시에 수행할 수 있다. 상 변화 메모리 장치(1100)는 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

버스 라인(L3)을 통하여 마이크로 프로세서(1300)와 연결된 상 변화 메모리 장치(1100)는 휴대용 전자시스템의 메인 메모리로서 제공된다. 전원 공급부(1200)는 전원 라인(L4)을 통해 마이크로 프로세서(1300), 입출력 장치(1400), 그리고 상 변화 메모리 장치(1100)에 전원을 공급한다. 여기서 마이크로프로세서(1300) 및 입출력 장치(1400)는 상 변화 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러로 제공될 수 있다.

수신 데이터가 라인(L1)을 통하여 입출력 장치(1400)에 제공되는 경우에 마이크로프로세서(1300)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(1100)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(1100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로프로세서(1300)에 의해 읽혀지고 입출력 장치(1400)를 통해 외부로 출력된다.

전원 공급부(1200)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(1100)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(1100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(1100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.

도 19는 본 발명의 실시예에 의한 불휘발성 메모리 장치를 메모리 카드(memory card)에 적용한 블록도이다. 메모리 카드(2000)는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.

도 19을 참조하면, 메모리 카드(2000)는 외부와의 인터페이스를 수행하는 인터페이스부(2100), 버퍼 메모리를 갖고 메모리 카드(2000)의 동작을 제어하는 컨트롤러(2200), 본 발명의 실시예들에 따른 불휘발성 메모리 장치(2300)를 적어도 하나 포함할 수 있다. 컨트롤러(2200)는 프로세서로서, 불휘발성 메모리 장치(2300)의 쓰기 동작 및 읽기 동작을 제어할 수 있다. 컨트롤러(2200)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(2300) 및 인터페이스부(2100)와 커플링되어 있다.

불휘발성 메모리 장치(2300)는 서로 다른 어드레스를 가지는 복수의 메모리 셀들에 대한 재프로그램 동작과 데이터 처리 동작을 동시에 수행할 수 있다. 불휘발성 메모리 장치(2300)는 빠른 동작 속도로 신뢰성 높은 데이터 처리 동작을 수행할 수 있다.

도 20은 도 19의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다. 도 20을 참조하면, 메모리 카드(2000)는 비디오 카메라(VC), 텔레비전(TV), 오디오 장치(AD), 게임장치(GM), 전자 음악 장치(EMD), 휴대폰(HP), 컴퓨터(CP), PDA(Personal Digital Assistant), 보이스 레코더(voice recorder)(VR), PC 카드(PCC) 등에 사용될 수 있다.

본 발명에 따른 불휘발성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 전압 및 전류 생성기의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.

100: 불휘발성 메모리 장치
110: 셀 어레이
120: 어드레스 디코더
130: 열 디코더
140: 쓰기 드라이버 및 감지 증폭기
150: 입출력 버퍼
160: 전압 및 전류 생성기

Claims (10)

1. 제 1 및 제 2 메모리 셀을 포함하는 메모리 셀 어레이; 및
   상기 제 1 메모리 셀에 저장된 데이터를 독출한 뒤 상기 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 상기 제 2 메모리 셀에 대한 데이터 처리 동작을 수행하는 억세스 제어 회로를 포함하며,
   상기 제 1 메모리 셀에 대한 재프로그램 동작은 상기 제 1 메모리 셀에 저장된 데이터를 독출하는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 선택적으로 수행되는 불휘발성 메모리 장치.
2. 제 1항에 있어서,
   상기 제 1 및 제 2 메모리 셀은 하나의 공통 라인을 공유하며,
   상기 억세스 제어 회로는 상기 제 1 메모리 셀에 대한 재프로그램 동작이 수행되는 동안 상기 하나의 공통 라인에 접지 전압보다 높고 전원 전압보다 낮은 값을 가지는 기초 전압을 제공하는 불휘발성 메모리 장치.
3. 제 1항에 있어서,
   상기 메모리 셀 어레이는 STT-MRAM 셀들로 구성된 불휘발성 메모리 장치.
4. 제 1항에 있어서,
   상기 억세스 제어 회로는 상기 제 1 메모리 셀에 소정의 제 1 레벨부터 소정의 제 2 레벨까지 크기가 가변되는 센싱 전류를 제공하는 센싱 전류원을 더 포함하고,
   상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 상기 제 1 메모리 셀에 저장된 데이터를 독출하는 불휘발성 메모리 장치.
5. 제 4항에 있어서,
   상기 제 1 메모리 셀에 대한 재프로그램 동작은 상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부에 응답하여 선택적으로 수행되는 불휘발성 메모리 장치.
6. 제 4항에 있어서,
   상기 제 1 레벨은 저 스위칭 전류 레벨보다 크고 고 스위칭 전류 레벨보다 작은 값을 가지며,
   상기 저 스위칭 전류 레벨은 상기 제 1 메모리 셀이 낮은 저항 상태에서 높은 저항 상태로 변화되는 전류 레벨이고, 상기 고 스위칭 전류 레벨은 상기 제 1 메모리 셀이 높은 저항 상태에서 낮은 저항 상태로 변화되는 전류 레벨인 불휘발성 메모리 장치.
7. 제 6항에 있어서,
   상기 제 2 레벨은 상기 고 스위칭 전류 레벨보다 큰 값을 가지며,
   상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되면 상기 제 1 메모리 셀에 저장된 데이터는 높은 저항 상태에 대응되는 데이터로 판별되는 불휘발성 메모리 장치.
8. 제 6항에 있어서,
   상기 제 2 레벨은 상기 저 스위칭 전류 레벨보다 작은 값을 가지며,
   상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되면 상기 제 1 메모리 셀에 저장된 데이터는 낮은 저항 상태에 대응되는 데이터로 판별되는 불휘발성 메모리 장치.
9. 제 4항에 있어서,
   상기 억세스 제어 회로는 상기 센싱 전류에 응답하여 상기 제 1 메모리 셀로부터 출력된 센싱 전압을 제공하는 센싱 노드;
   상기 센싱 전압을 지연하여 지연 전압을 생성하고, 상기 지연 전압을 지연 노드로 출력하는 지연기; 및
   상기 센싱 전압과 상기 지연 전압의 차이에 응답하여 출력 전압을 제공하는 감지 증폭기를 더 포함하고,
   상기 센싱 전류가 제공되는 동안 상기 제 1 메모리 셀의 상태가 변화되었는지 여부는 상기 출력 전압을 기초로 판별되는 불휘발성 메모리 장치.
10. 제 9항에 있어서,
    상기 지연기는 저항 및 커패시터로 구성된 RC 엘레먼트를 포함하는 불휘발성 메모리 장치.

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