KR100597473B1 - 메모리 모듈의 테스트 방법 및 이를 수행하기 위한 메모리모듈의 허브 - Google Patents

메모리 모듈의 테스트 방법 및 이를 수행하기 위한 메모리모듈의 허브 Download PDF

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Abstract

데이지 체인으로 연결된 다수의 메모리 모듈을 테스트하는 방법 및 이를 수행하기 위한 메모리 모듈의 허브가 개시된다. 테스트용 데이터의 쓰기 동작시 모듈 및 랭크 무시 모드로 메모리 모듈을 진입시켜서 데이지 체인에 연결된 모든 메모리 모듈에 대해 동시에 쓰기 동작을 실시한다. 또한, 테스트용 데이터의 읽기 동작시, 인접한 메모리 모듈들의 데이터들을 상호 비교하여 메모리 모듈에서 데이터들의 비교 동작이 수행되도록 한다.

Description

메모리 모듈의 테스트 방법 및 이를 수행하기 위한 메모리 모듈의 허브{Method of Testing Memory Module and Hub of Memory Module of the same}
도 1은 종래 기술에 의한 FBDIMM이 포함된 메모리 시스템을 테스트하는 방법을 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 종래 기술에 따른 사우스바운드 패킷 및 동작을 도시한 표들 및 타이밍도이다.
도 3은 본 발명의 제1 실시예에 따른 메모리 모듈에 대한 쓰기 동작을 설명하기 위한 블록도이다.
도 4는 본 발명의 제2 실시예에 따른 메모리 모듈에 대한 읽기 동작을 설명하기 위한 블록도이다.
도 5는 본 발명의 제3 실시예에 따른 비교기를 가진 허브를 도시한 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 호스트 410 : 제1 메모리 모듈
470 : 제7 메모리 모듈 480 : 제8 메모리 모듈
510 : 메모리 인터페이스 530 : 제어/신호 처리부
550 : 비교기 570 : 레지스터부
본 발명은 메모리 테스트 방법 및 장치에 대한 것으로 더욱 상세하게는 다수의 메모리가 PCB(Printed Circuit Board)상에 탑재된 메모리 모듈의 테스트 방법 및 장치에 관한 것이다.
다수의 메모리를 PCB상에 탑재하는 메모리 모듈로는 SIMM(Single In-line Memory Module)과 DIMM(Dual In-line Memory Module)이 있다. SIMM은 PCB의 한쪽 면에 메모리 칩을 탑재한 것이며, DIMM은 PCB의 양쪽면을 모두 사용하는 것이다.
현재, 메모리 모듈의 대부분은 DIMM이 차지하고 있다. 또한, DIMM은 FBDIMM(Fully Buffered Dual In-line Memory Module)과 Registered DIMM으로 분류된다.
마이크로프로세서 등을 포함하는 시스템에서 인가되는 고속의 패킷(Packet)을 메모리 커맨드로 변환하고, 송수신되는 신호들 사이의 동기화를 위해 FBDIMM이 주로 사용된다.
마더보드(motherboard) 상에는 다수의 FBDIMM이 탑제되어 메모리 시스템을 구성하게 된다. FBDIMM을 포함하는 메모리 시스템은 다수의 슬롯과 상기 다수의 슬롯에 실장된 다수의 FBDIMM으로 이루어진다. 또한, 실장된 다수의 FBDIMM의 정상 동작여부를 테스트하기 위해서는 각각의 FBDIMM을 개별적으로 테스트하는 방법을 사용하고 있다.
도 1은 종래 기술에 의한 FBDIMM이 포함된 메모리 시스템을 테스트하는 방법을 설명하기 위한 블록도이다.
도 1을 참조하면, 다수의 메모리 모듈들(100, 120)은 데이지 체인(daisy chain)으로 연결되고, 호스트(Host)(140)와도 데이지 체인으로 연결된다. 상기 메모리 모듈들(100, 120)은 데이지 체인상에 통상 8개 까지 연결될 수 있다.
또한, 각각의 메모리 모듈(100 또는 120)은 허브(Hub)(102 또는 122)와 다수의 메모리들(104, 105, 106, 107 또는 124, 125, 126, 127)로 구성된다. 데이지 체인을 통해 호스트(140)는 사우스바운드 패킷(Southbound Packet, 이하 SB라 한다)을 고속으로 다수의 메모리 모듈들(100, 120)에 공급한다. 상기 사우스바운드 패킷 SB에는 어드레스, 메모리 커맨드 및 쓰기 데이터가 포함된다. 사우스바운드 패킷 SB는 제1 메모리 모듈(100)의 제1 허브(102)로 전송되고, 제1 허브(102)를 바이패스하여 제2 허브(122)에도 전송되며, 실장된 메모리 모듈 전체에 전송된다.
상기 사우스바운드 패킷 SB에는 DIMM 인식 코드가 포함되므로, 각각의 메모리 모듈은 수신된 사우스바운드 패킷 SB의 DIMM 인식 코드를 식별하고, 패킷 SB내에 포함된 다수의 정보를 선택적으로 처리한다.
즉 사우스바운드 패킷 SB가 제1 메모리 모듈(100)의 인식 코드와 일치하는 경우, 상기 사우스바운드 패킷 SB에 포함된 다수의 정보를 처리하여 메모리들(104, 105, 106, 107)에 전송한다. 이 때, 사우스바운드 패킷 SB의 DIMM 인식 코드와 자 신의 인식 코드와 불일치하는 나머지 메모리 모듈들은 수신된 패킷 SB를 처리하지 않고 바이패스하게 된다.
제1 메모리 모듈(100)의 제1 허브(102)는 수신된 사우스바운드 패킷 SB를 처리하여 다수의 데이터 핀들 DQs, 어드레스/커맨드 핀들 ADDR/CMD 및 메모리 클럭 핀 CLK를 통해 다수의 신호들을 메모리로 전송한다. 또한, 다수의 허브들은 시스템 매니지먼트 버스(System Management Bus, SMBus)로 연결되어 허브들의 동작에 필요한 동작 제어 신호들을 수신하게 된다.
상술한 사우스바운드 패킷 SB는 각각의 허브들이 가지는 사우스바운드 수신포트 SRx로 입력되고, 사우스바운드 송신 포트 STx에서 출력된다. 출력된 사우스바운드 패킷 SB는 제2 메모리 모듈(120)의 제2 허브(122)가 가지는 사우스바운드 수신 포트 SRx로 입력되고, 제2 허브(122)의 사우스바운드 송신 포트 STx에서 출력된다. 별도의 전송선을 통해 전송되는 기준 클럭 1 주기동안, 상기 사우스바운드 패킷 SB는 메모리 시스템의 모든 허브들에 전송된다.
상술한 과정을 통해, 메모리 시스템의 데이터는 각 메모리 모듈별로 순차적으로 쓰여진다. 즉, 제1 메모리 모듈(100)에 데이터의 쓰기 동작이 완료되면, 제2 메모리 모듈(120)에 데이터의 쓰기 동작이 일어나고, 순차적인 데이터의 쓰기 동작이 일어난다.
사우스바운드 패킷 SB에 포함된 커맨드에 의해 선택된 메모리 모듈의 읽기 동작이 일어나면, 메모리로부터 출력된 데이터는 데이지 체인을 통해 호스트로 전송된다. 출력 데이터는 패킷의 형태로 전송되며, 이를 노스바운드 패킷(Northbound Packet) NB라 정의한다. 메모리로부터 허브로 전송된 읽기 데이터는 허브에서 패킷 화되고, 노스바운드 송신 포트 NTx에서 출력된다. 출력된 읽기 데이터 패킷은 인접한 메모리 모듈의 노드바운드 수신 포트 NRx로 수신되고, 순차적인 전송 과정을 통해 호스트로 전송된다. 호스트는 메모리의 해당 어드레스에 쓰여진 데이터를 기억하고, 수신된 읽기 데이터와 비교한다. 상기 2개의 데이터의 비교에 의해 메모리 모듈의 정상 동작 여부를 테스트한다.
즉, 메모리에 쓰여진 데이터를 읽어 호스트에서 비교하는 과정은, 사우스바운드 패킷 SB에 의한 특정 메모리 모듈의 선택, 메모리에 읽기 커맨드 및 어드레스의 입력, 해당 어드레스에 대한 데이터의 출력 및 패킷화, 노스바운드 송수신 포트들을 통한 패킷의 전송, 데이지 체인을 통한 패킷의 호스트로의 전송 및 호스트에서의 데이터 비교로 이루어진다.
또한, 메모리에 쓰여진 데이터를 읽어 호스트에서 비교하는 과정은 허브에서의 메모리 모듈 인식을 요구하므로, 메모리 데이터의 읽기 동작도 메모리 모듈 단위로 순차적으로 일어난다. 즉, 제8 메모리 모듈의 데이터를 읽어 데이지 체인을 통해 호스트로 전송한후, 인접한 제7 메모리 모듈의 데이터를 읽는 동작이 일어난다.
도 2a 내지 도 2c는 종래 기술에 따른 사우스바운드 패킷 및 동작을 도시한 표들 및 타이밍도이다.
도 2a는 종래 기술에 따른 허브 입력단자의 일부에 인가되는 사우스바운드 패킷을 나타내는 표이다.
도 2a를 참조하면, 10개의 허브 입력 단자에 A 커맨드, B 커맨드 및 C 커맨 드가 순차적으로 입력된다. A 커맨드는 4*4 비트의 CRC(Cyclic Redundancy Check) 코드 및 6*4 비트의 커맨드/어드레스 코드로 이루어진다. 상기 CRC 코드는 통신 선호상에서 오류가 발생한 것을 확인할 수 있는 코드로서 숫자 또는 다항식에 대한 나눗셈 연산을 이용한다.
B 커맨드 또는 C 커맨드는 메모리에 기억되는 데이터 또는 메모리로부터 읽혀진 데이터를 포함한다.
도 2b는 종래 기술에 따른 허브 입력 단자들에 입력되는 패킷을 도시한 타이밍도이다.
도 2b를 참조하면, 별도의 클럭 전송 라인을 통해 허브에 입력되는 기준 클럭 CLK_REF에 동기된 메모리 클럭 CLK_MEM 및 다수의 패킷들의 파형이 도시된다.
기준 클럭 CLK_REF는 허브에서 2배의 주파수를 가진 메로리 클럭 CLK_MEM으로 체배된다. 10개의 허브 입력 단자들에는 순차적으로 A 커맨드, B 커맨드 및 C 커맨드가 입력된다. 상술한 바대로 메모리에 저장되는 데이터 또는 메모리의 출력데이터는 B 커맨드 또는 C 커맨드에 실린다.
도 2c는 종래 기술에 따른 패킷 데이터에 따른 DRAM의 커맨드를 도시한 표이다.
도 2c를 참조하면, 패킷의 21번째 데이터 내지 23번째 데이터는 메모리 모듈을 선택하는 데 사용된다. 메모리 시스템은 8개의 메모리 모듈을 가지므로 이를 위해 3비트의 데이터가 요구된다. 따라서 패킷의 21, 22 및 23 번째 데이터들 DS0,1,2는 8개의 메모리 모듈들중 어느 하나을 선택하는데 사용된다.
또한, 패킷의 17번째 데이터 RS는 선택된 메모리 모듈의 랭크를 선택하는데 사용된다. 상기 랭크는 FBDIMM의 양면중 어느 일면을 나타내는 것으로 양면중 어느 한 면을 선택하기 위해서는 1비트의 데이터를 필요로 한다.
다수의 메모리 모듈이 실장된 메모리 시스템에서 개개의 메모리 모듈의 정상 동작 여부를 확인하기 위해서는, 상술한 바와 같이 다수의 메모리 모듈을 순차적으로 선택하고, 선택된 메모리 모듈에 데이터들을 쓴다. 또한, 쓰여진 데이터를 읽기 위해 다수의 메모리 모듈을 순차적으로 선택하고, 선택된 메모리 모듈로부터 데이터를 전송받아 호스트에서 테스트를 수행한다. 선택된 메모리 모듈에 대한 테스트가 종료된 후, 다른 메모리 모듈을 선택하여 데이터를 읽고 호스트로 전송하여 테스트를 수행하는 동작이 반복된다.
이 경우, 다수의 메모리 모듈이 실장된 메모리 시스템을 테스트하는데 과도한 시간이 소모되어 테스트의 효율성이 낮은 단점을 가진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은, 메모리 모듈의 모듈 및 랭크 무시모드를 설정하여 다수의 메모리 모듈에 동시에 테스트용 데이터를 쓰는 방법을 제공하는데 있다.
본 발명의 제2 목적은 2개의 메모리 모듈들로부터 출력된 데이터로 메모리 모듈들의 정상 동작 여부를 확인할 수 있는 방법을 제공하는데 있다.
본 발명의 제3 목적은 짧은 시간동안 다수의 메모리 모듈을 테스트할 수 있 는 테스트 방법을 제공하는데 있다.
본 발명의 제4 목적은 상기 제2 목적 및 제3 목적을 달성하기 위한 메모리 모듈의 허브를 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 데이지 체인으로 연결된 다수의 메모리 모듈을 테스트 모드로 진입시키는 단계; 상기 다수의메모리 모듈을 모듈 및 랭크 무시 모드로 진입시키는 단계; 상기 다수의 메모리 모듈에 테스트용 데이터을 쓰는 단계를 포함하는 메모리 모듈 테스트 방법을 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 제1 메모리 모듈로부터 제1 어드레스에 상응하는 제1 데이터를 수신하는 단계; 상기 제1 메모리 모듈에 인접한 제2 메모리 모듈로부터 상기 제1 어드레스에 상응하는 제2 데이터를 수신하는 단계; 및 상기 제1 데이터와 제2 데이터를 비교하는 단계를 포함하는 메모리 모듈 테스트 방법를 포함하는 메모리 모듈 테스트 방법을 제공한다.
상기 제3 목적을 달성하기 위한 본 발명은, 데이지 체인으로 연결된 다수의 메모리 모듈을 테스트 모드로 진입시키는 단계; 상기 다수의 메모리 모듈을 모듈 및 랭크 무시 모드로 진입시키는 단계; 상기 다수의 메모리 모듈에 테스트용 데이터를 쓰는 단계; 상기 다수의 메모리 모듈들중 제1 메모리 모듈로부터 제1 어드레스에 상응하는 제1 데이터를 수신하는 단계; 상기 제1 메모리 모듈에 인접한 제2 메모리 모듈로부터 상기 제1 어드레스에 상응하는 제2 데이터를 수신하는 단계; 및 상기 제1 데이터와 상기 제2 데이터를 비교하는 단계를 포함하는 메모리 모듈 테스트 방법을 제공한다.
상기 제4 목적을 달성하기 위한 본 발명은, 적어도 하나의 메모리와 신호의 인터페이싱을 수행하기 위한 메모리 인터페이스; 인접한 메모리 모듈 또는 호스트와 테스트용 데이터 패킷의 송수신을 수행하기 위한 송수신 포트부; 메모리 모듈에 대해 모듈 및 랭크 무시 모드를 실행하고, 테스트 결과를 저장하기 위한 레지스터부; 메모리 인터페이스로부터 메모리의 읽기 데이터를 수신하고 비교 연산이 수행되는 제1 데이터를 출력하기 위한 제어부; 및 상기 인접한 메모리 모듈로부터 수신된 제2 데이터와 상기 제1 데이터를 비교하기 위한 비교부를 포함하는 메모리 모듈의 허브를 제공한다.
본 발명에 의할 경우, 다수의 메모리 모듈들이 실장된 메모리 시스템의 테스트 시간을 줄일 수 있으며, 테스트의 효율성을 증가시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 3은 본 발명의 제1 실시예에 따른 메모리 모듈에 대한 쓰기 동작을 설명하기 위한 블록도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 메모리 모듈들(300,320)은 상호간에 데이지 체인(daisy chain)으로 연결되어 데이터 송수신이 이루어지며, 호 스트(340)와도 데이지 체인으로 연결된다. 상기 메모리 모듈들(300,320)은 FBDIMM(Fully Buffered Dual In-line Memory Module)임이 바람직하다. 또한, 상기 메모리 모듈(300,320)은 호스트(340)로부터 수신된 사우스바운드 패킷을 수신하여 메모리 커맨드, 어드레스, 데이터 및 메모리 클럭으로 처리하기 위한 허브(302,322)를 구비한다.
또한, 상기 허브(300,322)는 인접한 허브 또는 호스트(340)와의 연결을 위해 사우스바운드 수신 포트 SRx, 사우스바운드 송신 포트 STx, 노스 바운드 수신 포트 NRx 및 노스 바운드 송신 포트 NTx를 가진다.
호스트(340)와 연결된 SMBus를 통해 각각의 허브(300,322)에는 테스트 모드 진입 신호가 입력된다. 각각의 허브는 상기 테스트 모드 진입 신호를 메모리 모듈 내의 메모리(304,305,306,307,324,325,326,327)에 전송하여 모든 메모리를 테스트 모드로 진입시킨다. 바람직하게는 상기 메모리들을 파워-업 시키고 정상 모드로 진입시킨 다음, 테스트 모드로 진입시킨다.
메모리 시스템의 모든 메모리 모듈들(300,320)이 테스트 모드로 진입하면, SMBus를 통해 각각의 허브(302,322)에 모듈 및 랭크 무시 신호를 인가한다. 상기 모듈 및 랭크 무시 신호를 수신한 허브는 레지스터에 저장된 모듈 및 랭크 무시 코드를 출력하게 되고, 모듈 및 랭크 무시 코드를 근거로 모든 메모리 모듈들(300,320)은 모듈 및 랭크 무시 모드로 진입하게 된다.
데이지 체인을 통해 수신된 사우스바운드 패킷에 포함된 메모리 모듈 선택 데이터 및 랭크 선택 데이터는 무시된다. 다만, 쓰기 동작에 필요한 패킷은 허브에 의해 해석되어 메모리 모듈로 입력된다. 각각이 허브에서 발생한 쓰기 명령어에 의해 모든 메모리 모듈에는 각각의 메모리 어드레스에 상응하는 데이터가 쓰여진다.
즉, 메모리 클럭의 1주기 동안 수신된 패킷에 포함된 테스트용 쓰기 데이터는 모든 메모리 모듈에서 동시에 메모리들로 입력된다.
상술한 동작은 허브의 레지스터에 모듈 및 랭크 무시 코드가 설정되고, 상기 코드가 저장된 레지스터의 어드레스를 SMBus에서 수신된 모듈 및 랭크 무시 신호가 지정함으로서 발생한다. 모듈 및 랭크 무시 코드의 동작에 의해 허브가 수신한 패킷에서 모듈 선택 데이터 및 랭크 선택 데이터는 무시되고, 모듈의 선택 및 랭크의 선택은 발생하지 않게 된다.
모듈 및 랭크의 선택이 없는 경우, 쓰기 명령에 따른 데이터의 저장은 모든 모듈에서 동시에 발생한다. 따라서, 다수의 메모리 모듈이 실장된 메모리 시스템의 테스트용 메모리의 쓰기 동작은 종전 보다 짧은 시간에 의해 일어날 수 있다.
실시예 2
도 4는 본 발명의 제2 실시예에 따른 메모리 모듈에 대한 읽기 동작을 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 메모리 모듈들(410,470,480)은 상호간에 데이지 체인(daisy chain)으로 연결되어 데이터 송수신이 이루어지며, 호스트와도 데이지 체인으로 연결된다. 상기 메모리 모듈은 FBDIMM(Fully Buffered Dual In-line Memory Module)임이 바람직하다. 바람직하게 상기 메모리 모듈들은 최대 8개 까지 구비될 수 있다. 또한, 상기 메모리 모듈은 호스트로부터 수신된 사우스바운드 패킷을 수신하여 메모리 커맨드, 어드레스, 데이터 및 메모리 클럭으로 처리하기 위한 허브를 구비한다.
또한, 상기 허브는 인접한 허브 또는 호스트와의 연결을 위해 사우스바운드 수신 포트 SRx, 사우스바운드 송신 포트 STx, 노스 바운드 수신 포트 NRx 및 노스 바운드 송신 포트 NTx를 가진다.
본 실시예에서 본 발명의 기술적 사상을 구현하기 위해 상기 허브는 각각 비교기를 가진다. 비교기는 2개의 허브로부터 출력된 데이터를 비교하는데 사용된다.
바람직하게는 상기 제1 실시예에 의해 동시에 다수의 메모리 모듈에 쓰여진 데이터들을 비교한다.
메모리 시스템이 8개의 메모리 모듈들로 이루어진 경우, 호스트(400)로부터 최말단에 위치한 제8 메모리 모듈(480)을 선택하여 소정의 어드레스에 상응하는 데이터를 출력한다. 허브에서 출력 데이터는 패킷 형태로 변환되고, 변환된 데이터는 데이지 체인을 통해, 제7 메모리 모듈(470)의 노스바운드 수신 포트 NRx에 입력된다.
상기 제8 메모리 모듈(480)의 선택후에, 제7 메모리 모듈(470)을 선택하여 상기 제8 메모리 모듈(480)의 어드레스와 동일한 어드레스에 상응하는 데이터를 출력한다. 출력된 데이터는 메모리 인터페이스 MEM I/F를 통해, 비교기 COMP7로 입력된다. 상기 비교기 COMP7은 제7 메모리 모듈(470)의 데이터 및 제8 메모리 모듈(480)의 데이터를 비교하여 일치하는 경우, 제8 메모리 모듈(480)의 데이터를 제6 메모리 모듈로 전송한다.
상기 제7 메모리 모듈(470)의 선택후에, 제6 메모리 모듈을 선택하여 상기 제8 메모리 모듈(480)의 어드레스와 동일한 어드레스에 상응하는 데이터를 출력한다. 출력된 데이터는 제6 메모리 모듈의 허브에 포함된 비교기에서 상기 제8 메모리 모듈(480)의 데이터와 비교된다. 양 데이터가 일치하는 경우, 제8 메모리 모듈(480)의 데이터를 제5 메모리 모듈로 전송한다.
이와 같은 데이터의 비교 과정을 호스트(400)로부터 최근접한 제1 메모리 모듈(410)까지 반복한다.
상술한 데이터의 비교 과정에서, 양 데이터가 불일치하는 경우, 고장 플레그(Fail flag)를 허브의 레지스터에 저장하고, 허브의 레지스터는 고장 플레그를 SMBus를 통해 호스트로 전송한다. 호스트에서는 고장 플레그를 인식하고 메모리 모듈의 테스트를 중지한다. 따라서, 제6 메모리 모듈에서 제6 메모리 모듈의 데이터와 제8 메모리 모듈(480)의 데이터가 불일치하는 경우, 테스트는 중지되고, 제1 내지 제5 메모리 모듈들의 테스트는 진행되지 않는다.
데이터의 비교 방법은 상술한 바와 달리 실시될 수 있다. 즉, 고장 플레그가 발생하더라도, 순차적으로 모든 메모리 모듈의 데이터를 비교하여 테스트한다. 각각의 허브들에 포함된 레지스터들에 저장된 고장 플레그는 SMBus를 통해 호스트로 전송된다. 이 경우, 호스트는 8개의 메모리 모듈들 중 고장이 발생한 1개 이상의 메모리 모듈을 정확하게 감지할 수 있는 장점이 있다.
데이터의 비교 방법은 상술한 2가지 방법과 달리 실시될 수 있다.
메모리 시스템이 8개의 메모리 모듈들로 이루어진 경우, 제8 메모리 모듈(480)을 선택하여 소정의 어드레스에 상응하는 데이터를 출력한다. 허브에서 출력 데이터는 패킷 형태로 변환되고, 변환된 데이터는 데이지 체인을 통해, 제7 메모리 모듈(470)의 노스바운드 수신 포트 NRx에 입력된다.
상기 제8 메모리 모듈(480)의 선택후에, 제7 메모리 모듈(470)을 선택하여 상기 제8 메모리 모듈(480)의 어드레스와 동일한 어드레스에 상응하는 데이터를 출력한다. 출력된 데이터는 메모리 인터페이스 MEM I/F를 통해, 비교기 COMP7로 입력된다. 상기 비교기 COMP7은 제7 메모리 모듈(470)의 데이터 및 제8 메모리 모듈(480)의 데이터를 비교하여 일치하는 경우, 제7 메모리 모듈(470)의 데이터를 노스바운드 송신 포트 NTx를 통해 제6 메모리 모듈로 전송한다.
상기 제7 메모리 모듈(470)의 선택후에, 제6 메모리 모듈을 선택하여 상기 제8 메모리 모듈의 어드레스와 동일한 어드레스에 상응하는 데이터를 출력한다. 출력된 데이터는 메모리 인터페이스 MEM I/F를 통해, 비교기로 입력된다. 상기 비교기는 제7 메모리 모듈의 데이터 및 제6 메모리 모듈의 데이터를 비교하여 일치하는 경우, 6번째 메모리 모듈의 데이터를 5번째 메모리 모듈로 전송한다.
상기 6번째 메모리 모듈의 선택후에, 5번째 메모리 모듈을 선택하여 상기 8번째 메모리 모듈의 어드레스와 동일한 어드레스에 상응하는 데이터를 출력한다. 출력된 데이터는 5번째 메모리 모듈의 허브에 포함된 비교기에서 상기 6번째 메모리 모듈의 데이터와 비교된다. 양 데이터가 일치하는 경우, 5번째 메모리 모듈의 데이터를 4번째 메모리 모듈로 전송한다.
이와 같은 데이터의 비교 과정을 호스트로부터 최근접한 1번째 메모리 모듈까지 반복한다. 즉 이러한 데이터의 비교 과정은 테스트를 위해 선택한 메모리 모듈의 데이터와 선택된 메모리 모듈과 최근접한 메모리 모듈과의 데이터를 비교하는 것이다.
데이터의 비교 과정에서 양 데이터 사이의 불일치가 발생한 경우, 고장 플레그를 호스트로 전송하여 테스트를 중지할 수 있고, 고장 플레그에 관계없이 테스트를 진행할 수도 있다. 실시의 형태에 따라 고장 플레그를 분석하거나, 논리적 연산을 거쳐 불량이 발생된 메모리 모듈을 파악할 수 있다.
또한, 상기 제2 실시예에서는 양 데이터의 비교를 허브의 비교기에서 수행하는 것으로 하였지만, 허브에 비교기가 구비되지 않은 경우, 데이터의 비교는 허브 이외의 부분에서 실시될 수 있다.
실시예 3
도 5는 본 발명의 제3 실시예에 따른 비교기를 가진 허브를 도시한 블록도이다.
도 5를 참조하면, 상기 허브는 메모리 인터페이스(510), 송수신 포트부, 제어/신호 처리부(530), 레지스터부(570) 및 비교기(550)를 가진다.
상기 메모리 인터페이스(510)는 메모리 모듈 상에 탑재된 다수의 메모리들과 허브와의 인터페이싱을 수행한다. 즉, 메모리의 동작에 필요한 커맨드, 어드레스 또는 데이터가 메모리에 전송될 수 있도록 메모리 모듈 상에 구비된 기판과 허브와 의 인터페이싱을 담당한다.
송수신 포트부는 사우스바운드 수신 포트 SRx, 사우스바운드 송신 포트 STx, 노스바운드 수신 포트 NRx 및 노스바운드 송신 포트 NTx를 가진다. 상기 사우스바운드 수신 포트 SRx는 호스트 또는 인접한 메모리 모듈로부터 수신되는 사우스바운드 패킷을 수신한다. 상기 사우스바운드 송신 포트 STx는 수신된 사우스바운드 패킷을 패킷의 진행방향에 인접한 메모리 모듈로 전송하는 역할을 수행한다. 상기 노스바운드 수신 포트 NRx는 인접한 메모리 모듈로부터 출력되는 데이터가 포함된 노스바운드 패킷을 수신하며, 상기 노스바운드 송신 포트 NTx는 상기 노스바운드 패킷을 패킷의 진행방향에 인접한 메모리 모듈로 전송한다.
실시의 형태에 따라서, 상기 노스바운드 수신 포트 NRx는 호스트로부터 가장 먼 메모리 모듈의 데이터가 포함된 패킷을 수신할 수 있으며, 상기 허브가 포함된 메모리 모듈에 근접한 메모리 모듈의 데이터를 포함하는 패킷을 수신할 수 있다.
또한, 상기 노스바운드 송신 포트 NTx는 상기 허브를 포함하는 메모리 모듈의 데이터가 포함된 패킷을 전송할 수 있으며, 상기 허브가 포함된 메모리 모듈에 근접한 메모리 모듈의 데이터를 포함하는 패킷을 전송할 수 있으며, 호스트로부터 가장 먼 메모리 모듈의 데이터가 포함된 패킷을 전송할 수 있다.
상기 제어/신호 처리부(530)는 메모리 인터페이스(510)를 통해 수신된 메모리 데이터를 처리한다. 상기 메모리로부터 병렬로 수신된 메모리 데이터는 제어/신호 처리부(530)에 의해 패킷화된다. 패킷화된 메모리 데이터가 포함된 신호는 비교기(550)로 입력된다.
또한, 상기 제어/신호 처리부(530)는 수신된 사우스바운드 패킷을 처리하여 메모리에 입력되는 다수의 데이터, 커맨드 및 어드레스들을 출력한다. 수신된 사우스바운드 패킷에 포함된 메모리 모듈 인식 코드가 상기 허브가 포함된 메모리 모듈과 일치되는 경우, 제어/신호 처리부(530)는 수신된 사우스바운드 패킷을 처리한다. 그러나, 수신된 사우스바운드 패킷에 포함된 메모리 모듈 인식 코드가 상기 허브가 포함된 메모리 모듈과 불일치하는 경우, 제어/신호 처리부(530)는 수신된 사우스바운드 패킷을 바이패스시키고 사우스바운드 송신 포트 STx로 전송한다.
비교기(550)는 제어/신호 처리부(530)에 의해 입력된 메모리 데이터가 포함된 패킷을 입력받고, 노스바운드 수신 포트 NRx에서 수신된 패킷을 입력받아 양 패킷 데이터간의 일치 여부를 판단한다.
양 데이터가 일치하는 경우, 비교기(550)는 노스바운드 수신 포트 NRx에서 수신된 패킷을 노스바운드 송신 포트 NTx로 출력한다. 예컨대 다수의 메모리 모듈이 데이지 체인에 연결되고, 각각의 메모리 모듈의 고장 여부가 순차적으로 테스트되는 경우, 노스바운드 송신 포트 NTx로 출력되는 패킷은 호스트로부터 최말단에 있는 메모리 모듈의 데이터가 포함된 패킷이다.
또한, 양 데이터가 일치하는 경우, 상기 비교기(550)는 제어/신호 처리부(530)에 의해 입력된 메모리 데이터가 포함된 패킷을 노스바운드 송신 포트 NTx로 출력할 수 있다. 따라서, 다수의 메모리 모듈이 데이지 체인에 연결되고, 각각의 메모리 모듈의 고장 여부가 순차적으로 테스트되는 경우, 노스바운드 송신 포트 NTx로 출력되는 패킷은 테스트가 수행되는 메모리 모듈에 최근접한 메모리 모듈 의 데이터가 포함된 패킷이다.
본 발명의 다수의 실시예에 의해 메모리 모듈의 테스트시, 다수의 메모리 모듈에는 동시에 데이터 쓰기 동작이 일어나며, 메모리 모듈에서 메모리 데이터의 비교가 일어나므로, 테스트 시간을 절약할 수 있다. 또한, 모든 메모리 모듈들에 대한 테스트를 수행할 수 있으므로 테스트 커버리지를 향상시킬 수 있다.
상기와 같은 본 발명에 따르면, 데이지 체인상에 연결된 다수의 메모리 모듈에 대해 동시에 테스트 데이터의 쓰기 동작을 수행할 수 있으므로, 메모리 모듈의 테스트 시간을 감소시킬 수 있다.
또한, 메모리 모듈의 데이터를 호스트에서 테스트하는 대신에 메모리 모듈상에서 테스트를 수행하고, 프로그램된 희망 데이터 대신 모듈들 사이의 데이터들을 비교하는 테스트를 수행하므로, 테스트 커버리지를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 호스트에 대해 데이지 체인으로 연결된 다수의 메모리 모듈을 테스트 모드로 설정하는 단계;
    상기 호스트로부터 상기 다수의 메모리 모듈에 포함된 허브에 모듈 선택 데이터, 랭크 선택 데이터 및 테스트용 데이터를 전송하는 단계;
    상기 테스트 모드에 상응하여, 상기 다수의 메모리 모듈에서 상기 모듈 선택 데이터 및 랭크 선택 데이터를 무시하는 단계; 및
    상기 다수의 메모리 모듈에 포함된 다수의 메모리 소자에 상기 테스트용 데이터를 쓰는 단계를 포함하는 메모리 모듈 테스트의 데이터 기록 방법.
  2. 제1항에 있어서, 상기 모듈 및 랭크 신호를 무시하는 단계는,
    상기 호스트로부터 상기 허브에 모듈 및 랭크 무시 신호를 전송하는 단계;
    상기 모듈 및 랭크 무시 신호에 응답하여, 상기 메모리 모듈 내에 포함되며 상기 허브에 연결되어 있는 다수의 메모리 소자에 상기 허브로부터 상기 모듈 및 랭크 무시 코드를 출력하는 단계; 및
    상기 모듈 및 랭크 무시 코드를 바탕으로 각각의 메모리 소자들에서 모듈 선택 데이터 및 랭크 선택 데이터를 무시하는 단계를 포함하는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 기록 방법.
  3. 제2항에 있어서 상기 모듈 및 랭크 무시 신호는 시스템 매니지먼트 버스(SMBus)를 통해 허브로 전송되는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 기록 방법.
  4. 제3항에 있어서, 상기 모듈 선택 데이터, 랭크 선택 데이터 및 테스트용 데이터는 데이지 체인을 통해 쓰기 패킷의 형태로 다수의 메모리 모듈의 허브에 입력되는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 기록 방법.
  5. 호스트에 대해 데이지 체인으로 연결된 다수의 메모리 모듈 중 제1 메모리 모듈에서 제1 어드레스에 해당하는 제1 데이터를 수신하는 단계;
    상기 다수의 메모리 모듈 중 제2 메모리 모듈에서 상기 제1 어드레스에 해당하는 제2 데이터를 수신하는 단계; 및
    상기 제1 데이터와 제2 데이터를 비교하는 단계를 포함하는 메모리 모듈 테스트의 데이터 독출 방법.
  6. 제5항에 있어서, 상기 제1 데이터와 제2 데이터를 비교하기 전에, 상기 제1 데이터를 상기 제2 메모리 모듈로 전송하는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  7. 제6항에 있어서, 상기 제1 데이터와 제2 데이터를 비교하는 단계는 상기 제2 메모리 모듈의 허브에서 상기 제1 데이터와 제2 데이터를 비교하고, 그 비교 결과를 상기 제2 메모리 모듈의 허브에 저장되는 단계를 포함하는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  8. 제7항에 있어서, 상기 제1 데이터와 상기 제2 데이터를 비교하는 단계 후에,
    상기 제1 데이터와 상기 제2 데이터가 일치하는 경우, 상기 제1 데이터를 상기 다수의 메모리 모듈 중 제3 메모리 모듈에 전송하거나 또는 전송할 메모리 모듈이 더이상 없을 때에는 상기 호스트에 전송하는 단계; 및
    상기 제1 데이터와 상기 제2 데이터가 불일치하는 경우, 고장 플레그를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  9. 제8항에 있어서, 상기 제1 데이터와 상기 제2 데이터가 불일치하는 경우, 메모리 모듈의 테스트를 중단하는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  10. 제9항에 있어서, 상기 제1 데이터는 데이지 체인에 연결된 다수의 메모리 모듈들 중 최말단의 메모리 모듈의 데이터인 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  11. 제9항에 있어서, 상기 제1 데이터는 상기 제2 메모리 모듈에 최근접한 메모리 모듈의 데이터인 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  12. 제8항에 있어서, 상기 제1 데이터와 상기 제2 데이터가 불일치하는 경우, 모든 메모리 모듈들의 테스트를 순차적으로 진행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  13. 제12항에 있어서, 상기 제1 데이터는 데이지 체인에 연결된 다수의 메모리 모듈들중 최말단의 메모리 모듈 데이터인 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  14. 제12항에 있어서, 상기 제1 데이터는 상기 제2 메모리 모듈에 최근접한 메모리 모듈의 데이터인 것을 특징으로 하는 메모리 모듈 테스트의 데이터 독출 방법.
  15. 호스트에 대해 데이지 체인으로 연결된 다수의 메모리 모듈을 테스트 모드로 설정하는 단계;
    상기 호스트로부터 상기 다수의 메모리 모듈에 포함된 허브에 모듈 선택 데이터, 랭크 선택 데이터 및 테스트용 데이터를 전송하는 단계;
    상기 테스트 모드에 상응하여, 상기 다수의 메모리 모듈에서 상기 모듈 선택 데이터 및 랭크 선택 데이터를 무시하는 단계;
    상기 다수의 메모리 모듈에 포함된 다수의 메모리 소자에 상기 테스트용 데이터를 쓰는 단계;
    상기 다수의 메모리 모듈 중 제1 메모리 모듈에서 제1 어드레스에 해당하는 제1 데이터를 수신하는 단계;
    상기 다수의 메모리 모듈 중 제2 메모리 모듈에서 상기 제1 어드레스에 해당하는 제2 데이터를 수신하는 단계; 및
    상기 제1 데이터와 제2 데이터를 비교하는 단계를 포함하는 메모리 모듈 테스트 방법.
  16. 제15항에 있어서, 상기 모듈 및 랭크 신호를 무시하는 단계는,
    상기 호스트로부터 상기 허브에 모듈 및 랭크 무시 신호를 전송하는 단계;
    상기 모듈 및 랭크 무시 신호에 응답하여, 상기 메모리 모듈 내에 포함되며 상기 허브에 연결되어 있는 다수의 메모리 소자에 상기 허브로부터 상기 모듈 및 랭크 무시 코드를 출력하는 단계; 및
    상기 모듈 및 랭크 무시 코드를 바탕으로 각각의 메모리 소자들에서 모듈 선택 데이터 및 랭크 선택 데이터를 무시하는 단계를 포함하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  17. 제15항에 있어서, 상기 제1 데이터와 제2 데이터를 비교하기 전에, 상기 제1 데이터를 상기 제2 메모리 모듈로 전송하는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  18. 제17항에 있어서, 상기 제1 데이터와 제2 데이터를 비교하는 단계는 상기 제2 메모리 모듈의 허브에서 상기 제1 데이터와 제2 데이터를 비교하고, 그 비교 결과를 상기 제2 메모리 모듈의 허브에 저장되는 단계를 포함하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  19. 제18항에 있어서, 상기 제1 데이터와 상기 제2 데이터를 비교하는 단계후에,
    상기 제1 데이터와 상기 제2 데이터가 일치하는 경우, 상기 제1 데이터를 상기 다수의 메모리 모듈 중 제3 메모리 모듈에 전송하거나 또는 전송할 메모리 모듈이 더이상 없을 때에는 상기 호스트에 전송하는 단계; 및
    상기 제1 데이터와 상기 제2 데이터가 불일치하는 경우, 고장 플레그를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  20. 제19항에 있어서, 상기 제1 데이터와 상기 제2 데이터가 불일치하는 경우, 메모리 모듈의 테스트를 중단하는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  21. 제20항에 있어서, 상기 제1 데이터는 데이지 체인에 연결된 다수의 메모리 모듈들중 최말단의 메모리 모듈 데이터인 것을 특징으로 하는 메모리 모듈 테스트 방법.
  22. 제20항에 있어서, 상기 제1 데이터는 제2 메모리 모듈에 최근접한 메모리 모듈의 데이터인 것을 특징으로 하는 메모리 모듈 테스트 방법.
  23. 제19항에 있어서, 상기 제1 데이터와 상기 제2 데이터가 불일치하는 경우, 모든 메모리 모듈들의 테스트를 순차적으로 진행하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  24. 제23항에 있어서, 상기 제1 데이터는 데이지 체인에 연결된 다수의 메모리 모듈들중 최말단의 메모리 모듈 데이터인 것을 특징으로 하는 메모리 모듈 테스트 방법.
  25. 제23항에 있어서, 상기 제1 데이터는 제2 메모리 모듈에 최근접한 메모리 모듈의 데이터인 것을 특징으로 하는 메모리 모듈 테스트 방법.
  26. 적어도 하나의 메모리 소자와 신호의 인터페이싱을 수행하기 위한 메모리 인터페이스;
    인접한 메모리 모듈 또는 호스트에 대한 테스트용 데이터 패킷의 송수신을 수행하기 위한 송수신 포트부;
    메모리 인터페이스로부터 메모리의 읽기 데이터를 수신하고 비교 연산이 수행되는 제1 데이터를 출력하기 위한 제어부; 및
    상기 인접한 메모리 모듈로부터 수신된 제2 데이터와 상기 제1 데이터를 비교하기 위한 비교부를 포함하는 메모리 모듈의 허브.
  27. 제26항에 있어서, 상기 비교부의 제2 데이터는 데이지 체인에 연결된 다수의 메모리 모듈들중 최말단의 메모리 모듈 데이터인 것을 특징으로 하는 메모리 모듈의 허브.
  28. 제26항에 있어서, 상기 제2 데이터는 상기 메모리 모듈에 최근접한 메모리 모듈의 데이터인 것을 특징으로 하는 메모리 모듈의 허브.
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