JPH09161497A - モジュール救済方法およびメモリモジュール、ならびにこれを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭなどのメモリモジュールをパーシャ
ル品を用いて構成する場合、割合が多いアドレスパーシ
ャル品からＩ／Ｏパーシャル品を効率よく取得すること
ができるモジュール救済技術を提供する。 【解決手段】 アドレスパーシャル品が救済されたＩ／
Ｏパーシャル品による４個の不良品チップ１〜４と、１
個の良品チップ５とから構成されるメモリモジュールで
あって、それぞれが入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５、
共通アドレス入力端子ＡＸ０〜ＡＸ１２に接続されてい
る。このアドレスパーシャル品のＩ／Ｏパーシャル品へ
の救済には、不良マットの電源をメモリマットに入る直
前で切断してＤＣ救済を行う方法、不良のメモリマット
の選択信号をＬｏｗレベルに固定して不良マットを活性
化しないようにする方法、メモリマットの選択信号を切
り替え、さらにＩ／Ｏ線の接続を変更して救済する方法
が用いられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モジュール救済技
術に関し、特にパーシャル品を用いて構成される６４Ｍ
ＤＲＡＭなどの大容量メモリにおいて、アドレスパーシ
ャル品をＩ／Ｏパーシャル品とする場合に好適なモジュ
ール救済方法およびメモリモジュール、ならびにこれを
用いたコンピュータシステムに適用して有効な技術に関
する。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、複数のチップを用いてＤＲＡＭモジュールを構成す
る場合に、良品チップの他に、不良品チップによるパー
シャル品を使用して構成することが考えられる。このよ
うなパーシャル品には、Ｉ／Ｏ不良によるＩ／Ｏパーシ
ャル品と、アドレス空間の不良によるアドレスパーシャ
ル品とがあり、実際にはアドレスパーシャル品の割合が
多いものと考えられる。

【０００３】なお、このようなＤＲＡＭなどのメモリに
関する技術としては、たとえば昭和５９年１１月３０
日、株式会社オーム社発行、社団法人電子通信学会編の
「ＬＳＩハンドブック」Ｐ４８５〜Ｐ５３３などの文献
に記載されている。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なパーシャル品を用いてＤＲＡＭモジュールを構成する
技術において、実際にＩ／Ｏパーシャル品、アドレスパ
ーシャル品によりＤＲＡＭモジュールを構成する場合に
は、Ｉ／Ｏパーシャル品の方が構造は簡単となるが、ア
ドレスパーシャル品の割合も多くなっているために、Ｉ
／Ｏパーシャル品を多く取得することが考えられてい
る。

【０００５】たとえば、上位アドレス側、下位アドレス
側にそれぞれ４つのメモリマット（メモリセルの単位マ
ット）が配置される１６ＭＤＲＡＭの場合には、上位ア
ドレス側の４つのメモリマットのうち、Ｉ／Ｏ０とＩ／
Ｏ１に対応する２つのメモリマットに不良が発生したと
きにはＲｏｗアドレスの最上位が固定となり、８ＭＤＲ
ＡＭとして使用することになる。

【０００６】すなわち、上位アドレス側のＩ／Ｏ０とＩ
／Ｏ１に対応する２つのメモリマットに不良が発生した
場合、最上位アドレスの範囲で不良となるため、この範
囲のアドレススキャンが行えず、アドレス入力を共通に
してモジュールを構成することができないという問題が
考えられる。

【０００７】また、アドレスパーシャル品を用いてメモ
リモジュールを構成する場合、単純な構成にしようとす
ると、良品のみで構成する場合のおよそ２倍のアドレス
パーシャル品が必要となり、効率が悪くなる上にコスト
が上昇することが考えられ、従ってアドレスパーシャル
品からＩ／Ｏパーシャル品を多く取得することが望まれ
ている。

【０００８】そこで、本発明の目的は、ＤＲＡＭなどの
メモリモジュールをパーシャル品を用いて構成する場
合、割合が多いアドレスパーシャル品からＩ／Ｏパーシ
ャル品を効率よく取得することができるモジュール救済
方法およびメモリモジュール、ならびにこれを用いたコ
ンピュータシステムを提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明のモジュール救済方法
は、パーシャル品を用いてメモリモジュールを構成する
場合の救済方法に適用されるものであり、前記パーシャ
ル品のうち、アドレスパーシャル品を用い、このアドレ
スパーシャル品をチップ内でメモリマット単位の救済を
行ってＩ／Ｏパーシャル品にし、このＩ／Ｏパーシャル
品を用いてメモリモジュールを構成するものである。

【００１２】この場合に、前記チップ内でメモリマット
単位の救済を行う際に、アドレスパーシャル品の不良メ
モリマットの電源を入る直前で切断したり、アドレスパ
ーシャル品の不良メモリマットが活性化しないように選
択信号をＬｏｗレベルに固定したり、さらにはアドレス
パーシャル品の不良メモリマットの選択信号を良品メモ
リマットの選択信号に切り替え、かつ不良メモリマット
のＩ／Ｏ線を良品メモリマットのＩ／Ｏ線に変更するよ
うにしたものである。

【００１３】また、本発明のメモリモジュールは、パー
シャル品を救済して構成されるものであり、特に前記パ
ーシャル品のうち、アドレスパーシャル品を用い、この
アドレスパーシャル品をチップ内でメモリマット単位の
救済を行ってＩ／Ｏパーシャル品にし、このＩ／Ｏパー
シャル品を用いて構成するものである。

【００１４】この場合に、前記チップ内でメモリマット
単位の救済を行うために、ヒューズの切断によりマット
選択信号を切り替えるマット救済判定回路と、予め各メ
モリマットから出力されるＩ／Ｏ線に接続されている少
なくとも２つ以上のＩ／Ｏをヒューズの切断により切り
替えるＩ／Ｏ切り替え回路とをチップ内に設けるように
したものである。

【００１５】さらに、本発明のコンピュータシステム
は、前記メモリモジュールを用い、このメモリモジュー
ルに加えて、少なくとも中央処理装置およびその周辺回
路などを有するものである。

【００１６】よって、前記したモジュール救済方法およ
びメモリモジュール、ならびにこれを用いたコンピュー
タシステムによれば、チップ内にマット救済判定回路、
Ｉ／Ｏ切り替え回路が設けられることにより、アドレス
パーシャル品の不良メモリマットの電源を、この不良メ
モリマットに入る直前でレーザーなどにより切断してＤ
Ｃ的電流をなくすＤＣ救済を行うことができる。

【００１７】また、アドレスパーシャル品の不良メモリ
マットの選択信号をＬｏｗレベルに固定することによ
り、この不良メモリマットを活性化しないようにして、
アドレスパーシャル品をＩ／Ｏパーシャル品にチップ内
でメモリマット単位の救済を行うことができる。

【００１８】さらに、アドレスパーシャル品の不良メモ
リマットの選択信号を良品メモリマットの選択信号に切
り替え、かつ不良メモリマットのＩ／Ｏ線を良品メモリ
マットのＩ／Ｏ線に変更することにより、メモリマット
単位の救済を行うことでアドレスパーシャル品をＩ／Ｏ
パーシャル品にすることができる。

【００１９】これにより、ＤＲＡＭなどのメモリモジュ
ールをパーシャル品を用いて構成する場合に、パーシャ
ル品としての割合が多いアドレスパーシャル品から構造
が簡単なＩ／Ｏパーシャル品を効率よく取得することが
できる。さらに、回路数、部品数などの増加量を抑え、
パーシャル品の歩留りを上昇させてコストを低減するこ
とができる。

【００２０】特に、このモジュール救済方法を用いたメ
モリモジュール、さらにコンピュータシステムなどにお
いて、アドレスパーシャル品をＩ／Ｏパーシャル品に救
済し、さらにこれらのパーシャル品を用いた構成によっ
てコストパフォーマンスを向上させることができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２２】図１は本発明の一実施の形態であるメモリ
モジュールの要部構成、およびこれに搭載されるチップ
のマット構成を示す概略構成図、図２は本実施の形態の
メモリモジュールの要部を示す概略斜視図、図３は本実
施の形態に対して検討した比較例であるメモリモジュー
ルを示す要部構成図、図４はチップを示す機能構成図、
図５はマット救済判定回路を示す回路図、図６はＩ／Ｏ
切り替え回路を示す回路図、図７はメモリマット単位の
救済方法を説明するための要部構成図、図８は読み出し
動作を示すタイミング図、図９はパーシャル品の特定試
験を説明するためのメモリモジュールの要部構成図、図
１０は本実施の形態のメモリモジュールを用いたコンピ
ュータシステムを示す機能ブロック図である。

【００２３】まず、図１により本実施の形態のメモリモ
ジュールの構成を説明する。

【００２４】本実施の形態のメモリモジュールは、たと
えばパーシャル品による不良品チップを救済して構成さ
れるメモリモジュールとされ、パーシャル品のうち、ア
ドレスパーシャル品が救済されたＩ／Ｏパーシャル品に
よる４個の不良品チップ１〜４と、１個の良品チップ５
とから構成され、それぞれが入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ１５、共通アドレス入力端子ＡＸ０〜ＡＸ１２に接続
されている。これらの不良品チップ１〜４、良品チップ
５は図２のようなメモリボード６上に搭載され、入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ１５、共通アドレス入力端子ＡＸ
０〜ＡＸ１２としてのコネクタ７を介して外部と接続さ
れるようになっている。

【００２５】不良品チップ１〜４としては、たとえばＩ
／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３がそれぞれ不良
のＩ／Ｏパーシャル品が用いられている。このうち、た
とえばＩ／Ｏ０が不良の不良品チップ１においては、上
位アドレス側の４つのメモリマットのうち、Ｉ／Ｏ０と
Ｉ／Ｏ１に対応する２つのメモリマットが不良であるア
ドレスパーシャル品がＩ／Ｏ０のみが不良のＩ／Ｏパー
シャル品に救済されている。

【００２６】すなわち、このＩ／Ｏパーシャル品のＩ／
Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３を良とするために、不良であ
る上位アドレス側のＩ／Ｏ１に対応するメモリマットの
アドレス空間が、良の下位アドレス側のＩ／Ｏ０に対応
するメモリマットのアドレス空間と入れ替えられて救済
されている。他の不良品チップ２〜４についても同様
に、不良のアドレス空間は良のアドレス空間との入れ替
えにより救済可能となっている。

【００２７】本実施の形態のメモリモジュールにおいて
は、それぞれの不良品チップ１〜４、良品チップ５に入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５が割り当てられ、不良品
チップ１にはＩ／Ｏ１〜Ｉ／Ｏ３、不良品チップ２には
Ｉ／Ｏ４，Ｉ／Ｏ６，Ｉ／Ｏ７、不良品チップ３にはＩ
／Ｏ８，Ｉ／Ｏ９，Ｉ／Ｏ１１、不良品チップ４にはＩ
／Ｏ１２〜Ｉ／Ｏ１４、他のＩ／Ｏ０，Ｉ／Ｏ５，Ｉ／
Ｏ１０，Ｉ／Ｏ１５は良品チップ５に割り当てられ、こ
れによってＩ／Ｏ０〜Ｉ／Ｏ１５までの全てが割り当て
られている。

【００２８】なお、本実施の形態に対して検討した比較
例において、たとえばパーシャル品としての割合が多い
アドレスパーシャル品を用いてメモリモジュールを構成
する場合には、単純な構成にしようとすると図３に示す
ように８個のアドレスパーシャル品による不良品チップ
が必要で、良品チップのみで構成する場合の２倍のアド
レスパーシャル品が必要となり、また本実施の形態のよ
うにＩ／Ｏパーシャル品を用いる場合に比べて余分に３
個の不良品チップが必要となる。

【００２９】また、本実施の形態のメモリモジュールに
用いられるＤＲＡＭは、たとえば図４に示すような構成
とされ、８個のメモリマット８（Ｍ１〜Ｍ８）およびそ
れぞれに対応する８組のマット制御回路９、メインアン
プ１０、マット救済判定回路１１およびＩ／Ｏ切り替え
回路１２と、メモリマット８内の任意のメモリセルを選
択するＹ系のＹアドレスバッファ１３および２組のＹプ
リデコーダ１４、Ｙデコーダ１５と、Ｘ系のＸアドレス
バッファ１６および２組のＸプリデコーダ１７と、マッ
ト選択信号発生回路１８と、クロックバッファ１９とな
どから構成されている。

【００３０】このＤＲＡＭにおける基本動作は、アドレ
ス信号が入力されるＸアドレスバッファ１６を介してＸ
プリデコーダ１７によりＸ系アドレスφＸを指定し、一
方Ｙ系アドレスφＹについては、Ｙアドレスバッファ１
３を介してＹプリデコーダ１４、Ｙデコーダ１５により
指定することによってメモリマット８の任意のメモリセ
ルが選択される。そして、この選択されたメモリセルに
対して、読み出し時にはメモリセルのデータがメインア
ンプ１０を介して出力データとしてＩ／Ｏ０〜Ｉ／Ｏ３
から出力され、また書き込み時および消去時にはＩ／Ｏ
０〜Ｉ／Ｏ３からの入力データがメモリセルに書き込ま
れるようになっている。

【００３１】なお、この読み出し、書き込みおよび消去
時におけるタイミングは、外部からの制御信号ＲＡＳ
（Row Address Strobe）、ＣＡＳ（Column Address Str
obe)、ＷＥ（Write Enable）、ＯＥ（Output Enable)な
どがクロックバッファ１９に入力され、このクロックバ
ッファ１９において各種内部制御信号が生成されて、そ
れぞれの回路に供給されている。

【００３２】マット救済判定回路１１は、メモリマット
８のマット単位の救済を行うために、不良のメモリマッ
ト８を非活性化するとともに、ヒューズの切断によりマ
ット選択信号を切り替えるための回路であり、たとえば
図５に示すように不良マットを非活性状態にするブロッ
クと、マット選択信号を切り替えるブロックとの２組の
回路ブロックからなり、それぞれヒューズＦ１〜Ｆ２、
ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ４（以下ＰＭＯＳ
と略す）、ＮチャネルＭＯＳＦＥＴＱＮ１〜ＱＮ６（以
下ＮＭＯＳと略す）、インバータＩＶ１〜ＩＶ８、論理
ゲートＮＡＮＤなどから構成されている。

【００３３】そして、外部から入力される制御信号ＲＡ
Ｓ，ＣＡＳなどにより生成される制御信号φＲ、本来の
選択信号ＭＳｉ、対側の選択信号ＭＳｊの入力により、
不良のメモリマット８については、この選択信号がＬｏ
ｗレベルに固定されて非活性化状態とされ、かつこの不
良のメモリマット８を救済する良のメモリマット８につ
いては、この不良のマット選択信号ＭＳｉと良のＭＳｊ
とが切り替えられて選択信号ＭＳＲとして出力されるよ
うになっている。

【００３４】Ｉ／Ｏ切り替え回路１２は、予め図４のよ
うに各メモリマット８から出力されるＩ／Ｏ線にＮＭＯ
ＳＱＮＲ０，ＱＮＲ１を介して接続されている少なくと
も２つ以上のＩ／Ｏをヒューズの切断により切り替える
ための回路であり、たとえば図６に示すようにヒューズ
Ｆ３、ＰＭＯＳＱＰ５〜ＱＰ７、ＮＭＯＳＱＮ７〜ＱＮ
１０、インバータＩＶ９〜ＩＶ１３などから構成されて
いる。そして、制御信号φＲ、選択信号Ｒ０，Ｒ１の入
力により、不良のメモリマット８を良のメモリマット８
にＩ／Ｏで救済するために、Ｒ０とＲ１とが切り替えら
れて選択信号ＲＲとして出力されるようになっている。

【００３５】次に、本実施の形態の作用について、アド
レスパーシャル品をＩ／Ｏパーシャル品に救済するため
の救済方法を説明する。

【００３６】すなわち、Ｉ／Ｏパーシャル品を用いてＤ
ＲＡＭモジュールを構成する場合に、アドレスパーシャ
ル品をＩ／Ｏパーシャル品にするためにチップ内でメモ
リマット８のマット単位の救済を行う。ここでは図７の
ような４ビット出力を行う場合を示し、以下の手順でＩ
／Ｏ良品とすることができる。

【００３７】(1).不良のメモリマット８のＤＣ救済を行
うために、不良マットの電源をメモリマット８に入る直
前でレーザーなどによって切断し、これによってＤＣ的
電流をなくすＤＣ救済を行うことができる。すなわち、
不良マットに対して電源線（内部電源、外部電源）をそ
のメモリマット８の入力部で切断してＤＣ救済を行う方
法である。

【００３８】(2).不良のメモリマット８の選択信号をＬ
ｏｗレベルに固定して不良マットを活性化しないように
し、これによってメモリマット８のマット単位の救済を
行うことができる。すなわち、不良マットの場合には、
この選択信号ＭＳＲを図５のようにマット救済判定回路
１１のヒューズＦ１の切断によってＬｏｗ固定とするこ
とで、不良のメモリマット８を非活性化する方法であ
る。

【００３９】(3).メモリマット８の選択信号ＭＳＲを切
り替え、さらにＩ／Ｏ線の接続を変更し、このメモリマ
ット８のマット単位の救済によってアドレスパーシャル
品をＩ／Ｏパーシャル品にすることができる。すなわ
ち、図７のメモリマット８（Ｍ２）の選択信号ＭＳＲを
切り替え（ＭＳ１→ＭＳ０）、さらにＩ／Ｏ線の接続を
Ｉ／Ｏ０→Ｉ／Ｏ１に変更する方法である。

【００４０】具体的には、図５のようにマット救済判定
回路１１のヒューズＦ２を切断することによってマット
選択信号ＭＳＲを切り替える。これによって、たとえば
メモリマット８（Ｍ３，Ｍ４）から出力されていたＩ／
Ｏ１のデータにはメモリマット８（Ｍ２，Ｍ４）が割り
当てられる。これとは別にＩ／Ｏ線を切り替えるため
に、予め図７に示すように各メモリマット８から出力さ
れるＩ／Ｏ線を２個のＮＭＯＳＱＮＲ０，ＱＮＲ１を介
してＩ／Ｏと接続しておく。どちらのＩ／Ｏに出力する
かを図６に示すＩ／Ｏ切り替え回路１２で選択する。図
７に示す場合はメモリマット８（Ｍ２）のＮＭＯＳＱＮ
Ｒ１、メモリマット８（Ｍ４）のＮＭＯＳＱＮＲ０を接
続して救済を行う。

【００４１】またメモリマット８（Ｍ１，Ｍ５）が不良
となった場合には、メモリマット８（Ｍ２）のＮＭＯＳ
ＱＮＲ１、メモリマット８（Ｍ３）のＮＭＯＳＱＮＲ
０、メモリマット８（Ｍ４）のＮＭＯＳＱＮＲ１を接続
して出力Ｉ／Ｏをシフトすることによって救済を行うこ
とができる。以上の救済により、アドレスパーシャル品
をＩ／Ｏパーシャル品に救済することができる。

【００４２】以上により、特に(2),(3) の救済方法を採
用することによって回路数の削減、ヒューズ本数の増加
量を抑えることが可能となり、また(1) のＤＣ救済を行
うことによってＤＣ不良品の救済を行い、パーシャル品
の歩留りを上昇させてコストを低減することができる。

【００４３】そして、以上のように不良のメモリマット
８が救済されることにより、たとえば図８のようなタイ
ミングチャートに基づいて読み出し動作が行われる。す
なわち、Ｘ系アドレス、Ｙ系アドレスをマルチプレック
スして入力し、それぞれを制御信号ＲＡＳ、ＣＡＳが活
性状態になった時点でサンプリングする。そして、読み
出しデータの出力を、制御信号ＣＡＳが活性状態になっ
た時点でイネーブルし、読み出しデータをＲＡＳアクセ
ス時間、ＣＡＳアクセス時間で規定される遅い方の時刻
までに、ワード線Ｗｏｒｄ Ｌｉｎｅ、Ｙセレクタ線Ｙ
−Ｓｅｌｅｃｔの活性状態において出力する。

【００４４】そして、制御信号ＣＡＳが活性状態である
間、出力状態を保ち、制御信号ＲＡＳが非活性状態にな
った時点で読み出しサイクルを終了する。この場合に、
制御信号φＲは制御信号ＲＡＳに基づいて生成され、こ
の制御信号φＲに同期させて不良のメモリマット８を良
のメモリマット８で救済するために、選択信号ＭＳをＭ
ＳｊからＭＳｉに切り替える。これにより、Ｉ／Ｏパー
シャル品に救済することができる。

【００４５】次に、パーシャル品をメモリボード６に実
装する際、どのＩ／Ｏが不良であるかが不明な場合に行
うパーシャル品の特定試験について図９により説明す
る。

【００４６】すなわち、どのＩ／Ｏが不良であるかが不
明なパーシャル品のチップ２０〜２４をメモリボード６
に実装する場合に、パーシャル品は実際に読み出しを行
うと不良のＩ／Ｏがリーク電流を流すようになるので、
このリーク電流試験を行うことによって救済することが
できる。

【００４７】まず、メモリボード６に実装されたチップ
２０〜２４についてＩ／Ｏ０〜Ｉ／Ｏ３のピンのリーク
電流を測定し、チップ２０〜２３の不良Ｉ／Ｏを特定す
る。この特定された不良Ｉ／Ｏと外部Ｉ／Ｏの間の接続
部品を取り外し、すなわち図９においては不良Ｉ／Ｏの
チップ２０〜２３のそれぞれＩ／Ｏ０，Ｉ／Ｏ０，Ｉ／
Ｏ３，Ｉ／Ｏ３に対応する部品を取り外す。

【００４８】そして、この取り外したＩ／Ｏを良品のチ
ップ２４の各Ｉ／Ｏに接続し、すなわち図９においては
良品のチップ２４のＩ／Ｏ０〜Ｉ／Ｏ３を、それぞれ外
部Ｉ／ＯのＩ／Ｏ０，Ｉ／Ｏ４，Ｉ／Ｏ１１，Ｉ／Ｏ１
５に接続して、Ｉ／Ｏ０〜Ｉ／Ｏ１５まで良品となるメ
モリモジュールを構成する。

【００４９】この方法を採用することにより、チップ２
０〜２４の各Ｉ／Ｏ不良品の管理（不良Ｉ／Ｏの番号）
を簡易化することができる。つまり、１個のＩ／Ｏ不良
を持つパーシャル品を区別することなく、メモリボード
６に実装してから配線をすることによりメモリボード６
の共通化が可能となり、これによりコストを低減するこ
とができる。

【００５０】従って、本実施の形態のメモリモジュール
によれば、チップ内にマット救済判定回路１１、Ｉ／Ｏ
切り替え回路１２を設けることにより、ＤＣ救済、不良
のメモリマット８の非活性化、さらにアドレスパーシャ
ル品の不良のメモリマット８の選択信号ＭＳＲを良品の
メモリマット８の選択信号に切り替え、かつ不良のメモ
リマット８のＩ／Ｏ線を良品のメモリマット８のＩ／Ｏ
線に変更することで、アドレスパーシャル品をＩ／Ｏパ
ーシャル品にすることができるので、ＤＲＡＭなどのメ
モリモジュールをパーシャル品を用いて構成する場合
に、パーシャル品としての割合が多いアドレスパーシャ
ル品から構造が簡単なＩ／Ｏパーシャル品を効率よく取
得することができる。さらに、回路数、部品数などの増
加量を抑え、パーシャル品の歩留りを上昇させてコスト
を低減することができる。

【００５１】また、Ｉ／Ｏパーシャル品をメモリモジュ
ールに実装した後に試験を行い、各チップ２０〜２４の
不良Ｉ／Ｏのチップ２０〜２３を特定し、必要なＩ／Ｏ
のみ部品（抵抗素子のようなもの）で接続してモジュー
ルを構成することにより、各Ｉ／Ｏ不良品の管理を簡易
化することができる。

【００５２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００５３】たとえば、本実施の形態のメモリモジュー
ルについては、Ｉ／Ｏパーシャル品による４個の不良品
チップと１個の良品チップとから構成され、それぞれ外
部Ｉ／Ｏ０〜Ｉ／Ｏ１５に割り当てられる場合について
説明したが、本発明は前記実施の形態に限定されるもの
ではなく、チップおよび外部Ｉ／Ｏの構成、不良品チッ
プと良品チップとの割合などについても種々の変形が可
能である。

【００５４】また、ＤＲＡＭモジュールに限らず、他の
メモリによるメモリモジュールについても適用可能であ
り、特にパーシャル品を用いて構成される大容量メモリ
において、アドレスパーシャル品をＩ／Ｏパーシャル品
にする場合に良好に適用可能である。

【００５５】さらに、ＤＲＡＭモジュールなどのメモリ
モジュール単位で使用される場合に限らず、たとえばコ
ンピュータシステム、デジタル・スチル・カメラシステ
ム、自動車システムなどの各種システムの記憶装置とし
て広く用いられ、一例として図１０によりコンピュータ
システムについて説明する。

【００５６】図１０において、このコンピュータシステ
ムは、バスと中央処理装置ＣＰＵ、周辺装置制御部、主
記憶メモリとしての本発明のＤＲＡＭおよびその制御
部、バックアップメモリとしてのＳＲＡＭおよびバック
アップパリティとその制御部、プログラムが格納された
ＲＯＭ、表示系などによって構成されている。前記周辺
装置制御部は外部記憶装置およびキーボードＫＢなどと
接続されている。

【００５７】また、表示系はビデオＲＡＭ（ＶＲＡＭ）
などによって構成され、出力装置としてのディスプレイ
と接続されることによって、ＶＲＡＭ内の記憶情報の表
示が行われる。また、コンピュータシステムの内部回路
に電源を供給するための電源供給部が設けられている。
前記中央処理装置ＣＰＵは、各メモリを制御するための
信号を形成することによって、前記各メモリの動作タイ
ミング制御が行われる。

【００５８】ここでは、本発明を主記憶メモリとしての
ＤＲＡＭに適用した例について説明したが、前記表示系
のＶＲＡＭがマルチポートＶＲＡＭである場合には、前
記ＶＲＡＭのランダムアクセス部に適用することも可能
である。以上のようにして、本発明のＤＲＡＭなどのメ
モリモジュールは、コンピュータシステムの主記憶メモ
リなどとして広く適用することができる。

【００５９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６０】(1).チップ内でメモリマット単位の救済を
行う際に、アドレスパーシャル品の不良メモリマットの
電源を、この不良メモリマットに入る直前で切断してＤ
Ｃ救済を行うことができるので、アドレスパーシャル品
をＩ／Ｏパーシャル品にしてメモリモジュールを容易に
構成することが可能となる。

【００６１】(2).アドレスパーシャル品の不良メモリマ
ットの選択信号をＬｏｗレベルに固定して、この不良メ
モリマットを活性化しないようにすることができるの
で、メモリマット単位の救済によってアドレスパーシャ
ル品をＩ／Ｏパーシャル品にしてメモリモジュールを容
易に構成することが可能となる。

【００６２】(3).アドレスパーシャル品の不良メモリマ
ットの選択信号を良品メモリマットの選択信号に切り替
え、かつ不良メモリマットのＩ／Ｏ線を良品メモリマッ
トのＩ／Ｏ線に変更して、メモリマット単位の救済を行
うことができるので、アドレスパーシャル品をＩ／Ｏパ
ーシャル品にしてメモリモジュールを容易に構成するこ
とが可能となる。

【００６３】(4).前記(1) 〜(3) により、ＤＲＡＭなど
のメモリモジュールをパーシャル品を用いて構成する場
合に、パーシャル品としての割合が多いアドレスパーシ
ャル品から構造が簡単なＩ／Ｏパーシャル品を効率よく
取得することができるので、回路数、部品数などの増加
量を抑え、パーシャル品の歩留りを上昇させてコストの
低減が可能となる。

【００６４】(5).前記(4) により、特にモジュール救済
方法を用いた大容量のメモリモジュール、さらにコンピ
ュータシステムなどにおいて、アドレスパーシャル品を
Ｉ／Ｏパーシャル品に救済し、さらにこれらのパーシャ
ル品を用いた構成によってコストパフォーマンスの向上
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるメモリモジュール
の要部構成、およびこれに搭載されるチップのマット構
成を示す概略構成図である。

【図２】本実施の形態のメモリモジュールの要部を示す
概略斜視図である。

【図３】本実施の形態に対して検討した比較例であるメ
モリモジュールを示す要部構成図である。

【図４】本実施の形態において、チップを示す機能構成
図である。

【図５】本実施の形態において、マット救済判定回路を
示す回路図である。

【図６】本実施の形態において、Ｉ／Ｏ切り替え回路を
示す回路図である。

【図７】本実施の形態において、メモリマット単位の救
済方法を説明するための要部構成図である。

【図８】本実施の形態において、読み出し動作を示すタ
イミング図である。

【図９】本実施の形態において、パーシャル品の特定試
験を説明するためのメモリモジュールの要部構成図であ
る。

【図１０】本実施の形態のメモリモジュールを用いたコ
ンピュータシステムを示す機能ブロック図である。

【符号の説明】

１〜４ 不良品チップ ５ 良品チップ ６ メモリボード ７ コネクタ ８ メモリマット ９ マット制御回路 １０ メインアンプ １１ マット救済判定回路 １２ Ｉ／Ｏ切り替え回路 １３ Ｙアドレスバッファ １４ Ｙプリデコーダ １５ Ｙデコーダ １６ Ｘアドレスバッファ １７ Ｘプリデコーダ １８ マット選択信号発生回路 １９ クロックバッファ ２０〜２４ チップ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 不良品チップによるパーシャル品を用い
   てメモリモジュールを構成するモジュール救済方法であ
   って、前記パーシャル品のうち、アドレスパーシャル品
   を用い、このアドレスパーシャル品をチップ内でメモリ
   マット単位の救済を行ってＩ／Ｏパーシャル品とし、こ
   のＩ／Ｏパーシャル品を用いて前記メモリモジュールを
   構成することを特徴とするモジュール救済方法。
2. 【請求項２】 請求項１記載のモジュール救済方法であ
   って、前記チップ内でメモリマット単位の救済を行う場
   合に、前記アドレスパーシャル品の不良メモリマットの
   電源を、この不良メモリマットに入る直前で切断するこ
   とを特徴とするモジュール救済方法。
3. 【請求項３】 請求項１記載のモジュール救済方法であ
   って、前記チップ内でメモリマット単位の救済を行う場
   合に、前記アドレスパーシャル品の不良メモリマットの
   選択信号をＬｏｗレベルに固定して、この不良メモリマ
   ットを活性化しないようにすることを特徴とするモジュ
   ール救済方法。
4. 【請求項４】 請求項１記載のモジュール救済方法であ
   って、前記チップ内でメモリマット単位の救済を行う場
   合に、前記アドレスパーシャル品の不良メモリマットの
   選択信号を良品メモリマットの選択信号に切り替え、か
   つ前記不良メモリマットのＩ／Ｏ線を良品メモリマット
   のＩ／Ｏ線に変更することを特徴とするモジュール救済
   方法。
5. 【請求項５】 不良品チップによるパーシャル品を救済
   して構成されるメモリモジュールであって、前記パーシ
   ャル品のうち、アドレスパーシャル品を用い、このアド
   レスパーシャル品をチップ内でメモリマット単位の救済
   を行ってＩ／Ｏパーシャル品とし、このＩ／Ｏパーシャ
   ル品を用いて構成されていることを特徴とするメモリモ
   ジュール。
6. 【請求項６】 請求項５記載のメモリモジュールであっ
   て、前記チップ内でメモリマット単位の救済を行うため
   に、このチップ内に、ヒューズの切断によりマット選択
   信号を切り替えるマット救済判定回路と、予め各メモリ
   マットから出力されるＩ／Ｏ線に接続されている少なく
   とも２つ以上のＩ／Ｏをヒューズの切断により切り替え
   るＩ／Ｏ切り替え回路とが設けられていることを特徴と
   するメモリモジュール。
7. 【請求項７】 請求項５または６記載のメモリモジュー
   ルを用いたコンピュータシステムであって、前記メモリ
   モジュールに加えて、少なくとも中央処理装置およびそ
   の周辺回路などを有することを特徴とするコンピュータ
   システム。