KR20210005620A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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슌페이 야마자끼
šœ페이 야마자끼
야스마사 야마네
다까시 히로세
데루유끼 후지이
하지메 기무라
다이고 시마다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신뢰성이 양호한 반도체 장치를 제공한다. 제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖는 반도체 장치이고, 트랜지스터는 채널 형성 영역에 산화물을 포함하고, 산화물은 제 1 절연체로 둘러싸이고, 제 1 절연체는 제 2 절연체로 둘러싸인다. 제 1 절연체는 제 2 절연체보다 수소 농도가 낮은 영역을 갖는다. 또는 제 1 절연체는 제 2 절연체보다 수소 농도가 낮으며 제 2 절연체보다 질소 농도가 낮은 영역을 갖는다.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 갖는다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서는, 예를 들어 산화 인듐, 산화 아연 등의 단성분계 금속의 산화물뿐만 아니라, 다성분계 금속의 산화물도 알려져 있다. 다성분계 금속의 산화물 중에서도, 특히 In-Ga-Zn 산화물(이하, IGZO라고도 함)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에는, CAAC 구조를 갖는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한 CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이어도 미소한 결정을 갖는다는 것이 비특허문헌 4 및 비특허문헌 5에 개시되어 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 오프 전류가 매우 작고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, pp.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, pp.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, pp.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, pp.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, pp.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, pp.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, pp.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, pp.626-629
본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 주파수 특성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 장기간 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖는 반도체 장치이고, 트랜지스터는 채널 형성 영역에 산화물을 포함하고, 산화물은 제 1 절연체로 둘러싸이고, 제 1 절연체는 제 2 절연체로 둘러싸이고, 제 1 절연체는 제 2 절연체보다 수소 농도가 낮은 영역을 갖는다.
또한 본 발명의 일 형태는 제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖는 반도체 장치이고, 트랜지스터는 채널 형성 영역에 산화물을 포함하고, 산화물은 제 1 절연체로 둘러싸이고, 제 1 절연체는 제 2 절연체로 둘러싸이고, 제 1 절연체는 수소 농도가 1.0Х1020atoms/cm3 미만인 영역을 갖고, 제 2 절연체는 수소 농도가 5.0Х1020atoms/cm3 미만인 영역을 갖는다.
또한 본 발명의 일 형태는 제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖는 반도체 장치이고, 트랜지스터는 채널 형성 영역에 산화물을 포함하고, 산화물은 제 1 절연체로 둘러싸이고, 제 1 절연체는 제 2 절연체로 둘러싸이고, 제 1 절연체는 제 2 절연체보다 수소 농도가 낮으며 제 2 절연체보다 질소 농도가 낮은 영역을 갖는다.
상기 반도체 장치에서 제 1 절연체는 가열에 의하여 이탈되는 산소량이 산소 분자로 환산하여 2.0Х1014molecules/cm2 이상인 것이 바람직하다.
또한 상기 반도체 장치에서 제 1 절연체는 산소와 실리콘을 포함하고, 제 2 절연체는 질소와 실리콘을 포함하는 것이 바람직하다.
또한 상기 반도체 장치에서 산화물은 인듐과, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석)과, 아연을 포함하는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 제 1 절연체 내지 제 4 절연체와 트랜지스터를 갖는 반도체 장치이고, 제 1 절연체 및 트랜지스터는 제 2 절연체 위에 제공되고, 트랜지스터는 제 5 절연체와, 제 5 절연체 위의 제 6 절연체와, 제 6 절연체 위의 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 1 도전체 및 제 2 도전체와, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 7 절연체와, 제 7 절연체 위에 위치하고 제 2 산화물과 중첩되는 제 3 도전체를 갖고, 제 3 절연체는 제 1 절연체, 제 1 도전체, 및 제 2 도전체 위에 제공되고, 제 4 절연체는 제 3 절연체, 제 3 산화물, 제 7 절연체, 제 3 도전체의 각각의 상면과 접하고, 제 3 절연체는 수소 농도가 1.0Х1020atoms/cm3 미만인 영역을 갖고, 제 3 절연체는 산소와 실리콘을 포함하고, 제 4 절연체는 수소 농도가 5.0Х1020atoms/cm3 미만인 영역을 갖는다.
상기 반도체 장치에서 제 1 절연체의 조성은 제 3 절연체와 거의 같고, 제 2 절연체의 조성은 제 4 절연체와 거의 같은 것이 바람직하다.
또한 상기 반도체 장치에서 제 4 절연체는 산소와 알루미늄을 포함하는 것이 바람직하다. 또는 제 4 절연체는 질소와 실리콘을 포함하는 것이 바람직하다. 또는 제 4 절연체는 적층 구조를 갖고, 제 4 절연체에서 제 3 절연체의 상면과 접하는 제 1 층은 산소와 알루미늄을 포함하고, 제 1 층 위의 제 2 층은 질소와 실리콘을 포함하는 것이 바람직하다.
또한 상기 반도체 장치에서 제 2 절연체는 질소와 실리콘을 포함하는 것이 바람직하다.
또한 상기 반도체 장치에서 제 2 산화물은 인듐과, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석)과, 아연을 포함하는 것이 바람직하다.
또한 상기 반도체 장치에서 제 6 절연체의 조성은 제 3 절연체와 거의 같은 것이 바람직하다.
또한 상기 반도체 장치에서 제 3 절연체는 가열에 의하여 이탈되는 산소량이 산소 분자로 환산하여 2.0Х1014molecules/cm2 이상인 것이 바람직하다.
또한 본 발명의 다른 일 형태는 제 1 절연체 내지 제 4 절연체와 트랜지스터를 갖는 반도체 장치의 제작 방법이고, 제 2 절연체를 형성하고, 제 2 절연체 위에 제 1 절연체를 형성하고, 제 1 절연체 위에 트랜지스터를 형성하고, 트랜지스터 위에 제 3 절연체를 형성하고, 제 3 절연체 위에 제 4 절연체를 형성하고, 제 1 절연체 내지 제 4 절연체는 각각 스퍼터링법을 사용하여 성막된다.
상기 반도체 장치의 제작 방법에서 제 3 절연체를 산소와 실리콘을 포함하는 타깃을 사용하여 산소를 포함하는 분위기에서 형성하는 것이 바람직하다.
또한 상기 반도체 장치의 제작 방법에서 제 4 절연체를 산소와 알루미늄을 포함하는 타깃을 사용하여 형성하는 것이 바람직하다. 또는 제 4 절연체를 실리콘을 포함하는 타깃을 사용하여 질소와 아르곤을 포함하는 분위기에서 형성하는 것이 바람직하다. 또는 제 4 절연체를 형성하는 공정에서 산소와 알루미늄을 포함하는 타깃을 사용하여 제 1 층을 형성하고, 제 1 층 위에 실리콘을 포함하는 타깃을 사용하여 질소와 아르곤을 포함하는 분위기에서 제 2 층을 형성하는 것이 바람직하다.
또한 상기 반도체 장치의 제작 방법에서 제 1 절연체는 제 3 절연체와 같은 조성을 갖도록 형성되고, 제 2 절연체는 제 4 절연체와 같은 조성을 갖도록 형성되는 것이 바람직하다.
또한 상기 반도체 장치의 제작 방법에서 트랜지스터 및 제 3 절연체는 제 5 절연체 및 제 6 절연체를 순차적으로 형성하고, 제 6 절연체 위에 제 1 산화물, 제 2 산화물, 그리고 제 1 도전체 및 제 2 도전체가 되는 도전막을 순차적으로 형성하고, 제 1 산화물, 제 2 산화물, 및 도전막을 섬 형상으로 가공하고, 제 6 절연체 및 도전막 위에 제 3 절연체를 형성하고, 도전막 및 제 3 절연체에 제 2 산화물의 일부가 노출되는 개구를 형성함으로써 제 1 도전체 및 제 2 도전체를 형성하고, 제 2 산화물의 일부 및 제 6 절연체 위에 제 3 산화물을 형성하고, 제 3 산화물 위에 제 7 절연체를 형성하고, 제 7 절연체 위에 제 3 도전체를 형성하고, 제 3 산화물, 제 7 절연체, 및 제 3 도전체의 일부를 제 3 절연체의 일부가 노출될 때까지 제거하는 공정을 거쳐 형성되는 것이 바람직하다.
상기 반도체 장치의 제작 방법에서 제 2 산화물을 인듐과, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석)과, 아연을 포함하는 타깃을 사용하여 스퍼터링법에 의하여 형성하는 것이 바람직하다.
또한 상기 반도체 장치의 제작 방법에서 제 3 산화물, 제 7 절연체, 및 제 3 도전체의 일부를 제거하는 공정과, 제 4 절연체를 형성하는 공정 사이에, 제 8 절연체를 산소와 알루미늄을 포함하는 타깃을 사용하여 스퍼터링법에 의하여 형성하고, 가열 처리를 수행하고, CMP(Chemical Mechanical Polishing) 처리를 수행함으로써 제 8 절연체를 제거하는 공정을 포함하는 것이 바람직하다.
또한 상기 반도체 장치의 제작 방법에서 제 6 절연체는 제 3 절연체와 같은 조성을 갖도록 형성되는 것이 바람직하다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 주파수 특성이 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
또한 장기간 데이터를 유지할 수 있는 반도체 장치를 제공할 수 있다. 또한 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또한 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또한 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또한 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재에서 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 효과를 추출할 수 있다.
도 1의 (A) 내지 (E)는 본 발명의 일 형태에 따른 반도체 장치의 개념을 설명하는 도면이다.
도 2의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이고, 도 2의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 4의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 4의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 5의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 5의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 6의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 6의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 7의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 7의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 8의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 8의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 9의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 9의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 10의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 10의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 11의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도이고, 도 11의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 12의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이고, 도 12의 (B), (C)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 13은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 14는 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 15의 (A)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도이고, 도 15의 (B)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 모식도이다.
도 16의 (A) 내지 (H)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도이다.
도 17의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 블록도이고, 도 17의 (B)는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 18의 (A) 내지 (E)는 본 발명의 일 형태에 따른 기억 장치의 모식도이다.
도 19의 (A) 내지 (H)는 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면이다.
도 20의 (A), (B)는 실시예에서의 SIMS 분석의 결과를 나타낸 도면이다.
도 21은 실시예에서의 SIMS 분석의 결과를 나타낸 도면이다.
도 22의 (A), (B)는 실시예에서의 SIMS 분석의 결과를 나타낸 도면이다.
도 23의 (A), (B)는 실시예에서의 SIMS 분석의 결과를 나타낸 도면이다.
도 24의 (A), (B)는 실시예에서의 TDS 분석의 결과를 나타낸 도면이다.
도 25의 (A), (B)는 실시예에서의 TDS 분석의 결과를 나타낸 도면이다.
도 26의 (A) 내지 (C)는 실시예에서의 동작 주파수의 산출 방법을 설명하는 도면이다.
도 27은 실시예에서의 데이터 유지 시간 및 동작 주파수의 산출 결과를 나타낸 도면이다.
도 28은 실시예에서의 ΔVsh의 스트레스 시간 의존성을 설명하는 도면이다.
도 29는 실시예에서의 ΔVsh의 스트레스 시간 의존성을 설명하는 도면이다.
도 30은 실시예에서의 ΔVsh의 산출 결과를 플롯한 도면이다.
도 31의 (A), (B)는 실시예에서의 단면 STEM 이미지를 나타낸 도면이다.
도 32의 (A), (B)는 실시예에서의 단면 STEM 이미지를 나타낸 도면이다.
도 33의 (A), (C)는 실시예에서의 단면 STEM 이미지를 나타낸 도면이고, 도 33의 (B), (D)는 실시예에서의 EDX 매핑을 나타낸 도면이다.
도 34의 (A), (C)는 실시예에서의 단면 STEM 이미지를 나타낸 도면이고, 도 34의 (B), (D)는 실시예에서의 EDX 매핑을 나타낸 도면이다.
도 35의 (A) 내지 (D)는 실시예에서의 전기 특성을 설명하는 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영하지 않은 경우가 있다. 또한 도면에서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이에 대한 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도("평면도"라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 그러므로 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어, 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다.
여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역(이하에서는 채널 형성 영역이라고도 함)을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흐르게 할 수 있는 것이다. 또한 본 명세서 등에서 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 경우가 있다.
또한 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서 등에서 채널 길이는 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널 형성 영역에서의 채널 길이 방향에 수직인 방향의 채널 형성 영역의 길이를 말한다. 또한 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서 본 명세서 등에서 채널 폭은 채널 형성 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값으로 한다.
또한 본 명세서 등에서 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 "실효적인 채널 폭"이라고도 함)과 트랜지스터의 상면도에서 나타내는 채널 폭(이하 "외관상 채널 폭"이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 더 크다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 추정하기 어려운 경우가 있다. 예를 들어, 설곗값으로부터 실효적인 채널 폭을 추정하기 위해서는, 반도체의 형상이 이미 알려져 있다는 가정이 필요하다. 따라서 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서 등에서 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서 등에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
또한 본 명세서 등에서 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층이라고 바꿔 말할 수 있다. 또한 "도전체"라는 용어를 도전막 또는 도전층이라고 바꿔 말할 수 있다. 또한 "반도체"라는 용어를 반도체막 또는 반도체층이라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서 등에서 배리어막이란, 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 막이고, 상기 배리어막이 도전성을 갖는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 인가하였을 때, 트랜지스터를 흐르는 채널 폭 1μm당 전류가 실온에서 1Х10-20A 이하, 85℃에서 1Х10-18A 이하, 또는 125℃에서 1Х10-16A 이하인 것을 말한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 일례에 대하여 설명한다.
<반도체 장치의 개념>
이하에서는 본 발명의 일 형태의 반도체 장치의 개념에 대하여 도 1의 (A) 내지 (E)를 사용하여 설명한다.
본 발명의 일 형태의 반도체 장치는 산화물(30)과, 절연체(10)와, 절연체(20)를 갖는다. 도 1의 (A)에 도시된 바와 같이, 반도체 장치는 산화물(30)이 절연체(10)로 둘러싸이고, 절연체(10)가 절연체(20)로 둘러싸인 구성을 갖는다. 또한 산화물(30)은 반도체 장치가 갖는 트랜지스터의 채널 형성 영역으로서 기능하는 영역을 갖는다.
또한 "절연체(10)가 산화물(30)을 둘러싼다"란, 절연체(10)가 산화물(30)의 상면의 적어도 일부, 측면의 적어도 일부, 및 하면의 적어도 일부에 위치하도록 제공된 구성을 가리킨다. 특히, 절연체(10)가 산화물(30)과 대향하여 제공되는 것이 더 바람직하다. 예를 들어 산화물(30)을 중심으로 하여 절연체(10)가 상하에 배치되거나, 또는 산화물(30)을 중심으로 하여 절연체(10)가 좌우에 배치되는 것이 바람직하다. 또한 도 1의 (A)에서는 절연체(10)가 산화물(30)의 외주 모두를 둘러싸는 구성을 예시하였지만 이에 한정되지 않는다. 절연체(10)는 산화물(30)의 일부와 중첩되지 않는 영역을 가져도 좋다. 또한 절연체(10)와 산화물(30) 사이에 다른 구성 요소가 위치하여도 좋다. 상기 다른 구성 요소로서는 예를 들어 산화물(30)에 접속되는 도전체 또는 산화물(30)을 보호하는 절연체 등이 있다.
트랜지스터에서는 채널 형성 영역에 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는 비도통 상태에서 누설 전류(오프 전류)가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물의 캐리어 밀도를 낮추는 경우에는, 금속 산화물 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 금속 산화물은 캐리어 밀도를 8Х1011cm-3 미만, 바람직하게는 1Х1011cm-3 미만, 더 바람직하게는 1Х1010cm-3 미만이고, 1Х10-9cm-3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 금속 산화물의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 금속 산화물 내의 채널 형성 영역에 산소 결손이 포함되면 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또한 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다.
따라서 금속 산화물이 갖는 채널 형성 영역 내의 불순물(특히 수소) 및 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다.
그래서 채널 형성 영역에 사용하는 금속 산화물을 수소 농도가 낮은 제 1 절연체로 둘러싸는 것이 바람직하다. 또한 제 1 절연체는 화학량론적 조성보다 산소가 과잉으로 존재하는 영역(이하 과잉 산소 영역이라고도 함)을 갖거나, 또는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다.
제 1 절연체를 도 1의 (A)에 도시된 절연체(10)로서 사용한다. 산화물(30)과 접하거나, 또는 산화물(30)의 근방에 배치된 절연체(10) 내의 수소 농도가 낮기 때문에 산화물(30)에 대한 수소의 혼입을 억제할 수 있다. 또한 절연체(10)에 포함되는 과잉 산소를 산화물(30)에 공급함으로써, 산화물(30) 내의 산소 결손을 저감할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 절연체(10) 및 산화물(30)의 외부에 제공된 구조체에 포함되는 수소가 절연체(10)에 포함되는 과잉 산소와 반응하여 물을 형성하는 경우가 있다. 이에 의하여 산화물(30)에 혼입되는 상기 수소의 양을 저감할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
제 1 절연체에서, 구체적으로는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 5Х1020atoms/cm3 미만, 바람직하게는 1Х1020atoms/cm3 미만, 더 바람직하게는 5Х1019atoms/cm3 미만으로 한다. 또한 제 1 절연체는 후술하는 제 2 절연체보다 수소 농도가 낮은 영역을 가져도 좋다.
또한 제 1 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물을 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy) 분석에서 산소 분자의 이탈량이 2.0Х1014molecules/cm2 이상, 바람직하게는 1.0Х1015molecules/cm2 이상인 산화물이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
예를 들어 제 1 절연체로서 산화 실리콘, 산화질화 실리콘 등을 사용하는 것이 바람직하다. 또한 제 1 절연체는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 제 1 절연체를 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 성막함으로써, 제 1 절연체 내에 산소를 첨가할 수 있다. 이에 의하여 제 1 절연체로부터 상기 금속 산화물에 산소를 공급할 수 있다. 또한 상기 방법을 사용하여 성막함으로써, 제 1 절연체 내의 수소 농도를 낮출 수 있다. 또한 제 1 절연체를 스퍼터링법을 사용하여 성막하는 경우, 산소와 실리콘을 포함하는 타깃을 사용하는 것이 좋다.
또한 도 1의 (A)에서는 절연체(10)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 절연성 재료와, 제 1 절연체에 사용할 수 있는 절연성 재료의 적층으로 하여도 좋다. 수소의 확산을 억제하는 기능을 갖는 절연성 재료로서는, 예를 들어 산화 알루미늄 등을 사용할 수 있다. 구체적으로는 산화물(30)을 둘러싸도록 스퍼터링법을 사용하여 산화 실리콘을 형성하고, 상기 산화 실리콘을 둘러싸도록 스퍼터링법을 사용하여 산화 알루미늄을 형성한다.
또한 제 1 절연체를, 수소 농도가 낮으며 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 제 2 절연체로 둘러싸는 것이 바람직하다. 예를 들어 제 2 절연체는 제 1 절연체보다 수소의 투과성이 낮은 것이 바람직하다.
제 2 절연체를 도 1의 (A)에 도시된 절연체(20)로서 사용한다. 이에 의하여, 절연체(20), 절연체(10), 및 산화물(30)의 외부에 제공된 구조체에 포함되는 수소가 절연체(20) 및 절연체(10)를 통하여 산화물(30)에 혼입되는 것을 억제할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
제 2 절연체에서, 구체적으로는 SIMS에 의하여 얻어지는 수소 농도를 5Х1021atoms/cm3 미만, 바람직하게는 5Х1020atoms/cm3 미만, 더 바람직하게는 1Х1020atoms/cm3 미만으로 한다.
예를 들어 제 2 절연체로서 질화 실리콘 등을 사용하는 것이 바람직하다. 질화 실리콘은 수소의 확산을 억제하는 기능을 갖기 때문에 바람직하다. 또한 제 2 절연체는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 구체적으로는 제 2 절연체의 성막에 실리콘 타깃을 사용하고, 스퍼터링 가스로서 아르곤과 질소의 혼합 가스를 사용한다. 제 2 절연체의 성막에 수소를 사용하지 않기 때문에, 제 2 절연체 내의 수소 농도를 낮출 수 있다.
또한 도 1의 (A)에서는 절연체(20)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 절연체(10)에 과잉 산소 영역을 형성할 수 있는 절연성 재료와, 제 2 절연체에 사용할 수 있는 절연성 재료의 적층으로 하여도 좋다. 절연체(10)에 과잉 산소 영역을 형성할 수 있는 절연성 재료로서는, 예를 들어 스퍼터링법을 사용하여 성막한 산화 알루미늄을 사용할 수 있다. 구체적으로는, 절연체(10)를 둘러싸도록 스퍼터링법을 사용하여 산화 알루미늄을 형성하고, 상기 산화 알루미늄을 둘러싸도록 스퍼터링법을 사용하여 질화 실리콘을 형성한다.
또한 도 1의 (A)에서는 절연체(10) 및 절연체(20)를 각각 단층으로 도시하였지만 이에 한정되지 않는다. 절연체(10) 및 절연체(20)의 각각은 조성이 거의 같은 복수의 절연체로 구성되어도 좋다. 예를 들어 도 1의 (B)에 도시된 바와 같이, 절연체(10)가 절연체(10a) 및 절연체(10b)로 구성되고, 절연체(20)가 절연체(20a) 및 절연체(20b)로 구성되어도 좋다. 이때 절연체(10a)와 절연체(10b)의 조성은 거의 같고, 절연체(20a)와 절연체(20b)의 조성은 거의 같다. 또한 "절연체(10a)와 절연체(10b)의 조성이 거의 같다"란, 예를 들어, 절연체(10a)에 포함되는 주된 구성 원소의 원자수비가 각각 절연체(10b)에 포함되는 주된 구성 원소의 원자수비의 ±10% 정도임을 가리킨다.
또한 도 1의 (B)에 도시된 반도체 장치의 제작 방법으로서, 절연체(20a)를 형성하고, 절연체(20a) 위에 절연체(10a)를 형성하고, 절연체(10a) 위에 산화물(30)을 포함하는 트랜지스터를 형성하고, 상기 트랜지스터 위에 절연체(10b)를 형성하고, 절연체(10b) 위에 절연체(20b)를 형성하는 것이 좋다.
다음으로, 도 1의 (A)에 도시된 반도체 장치가 갖는 트랜지스터의 구성예를 도 1의 (C) 및 (D)를 사용하여 설명한다.
도 1의 (C)에 도시된 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(10) 및 절연체(20)를 갖는다. 또한 트랜지스터(200)는 산화물(30)과 도전체(40)를 갖는다. 또한 산화물(30)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역을 갖는다. 또한 도전체(40)는 트랜지스터(200)의 게이트 전극으로서 기능한다.
도 1의 (C)에 도시된 바와 같이, 산화물(30) 및 도전체(40)는 각각 절연체(10)로 둘러싸여 있다. 또한 절연체(10)는 절연체(20)로 둘러싸여 있다. 도전체(40)는 절연체(10)를 개재(介在)하여 산화물(30)과 중첩되는 영역을 갖는다. 이때 절연체(10)에서 도전체(40)와 산화물(30) 사이에 끼워진 영역은 트랜지스터(200)의 게이트 절연막으로서 기능한다.
또한 도 1의 (C)에서는 게이트 절연막으로서 기능하는 절연체로서 절연체(10)를 단층으로 사용하였지만, 이에 한정되지 않고, 절연체(10)와는 다른 절연성 재료로 형성된 절연체를 단층으로 사용하여도 좋고, 절연체(10)와는 다른 방법으로 형성된 절연체를 단층으로 사용하여도 좋고, 이들 절연체를 조합시킨 다층 구조를 사용하여도 좋다.
또한 도 1의 (C)에서는 도전체(40)와 절연체(20) 사이에 절연체(10)가 제공된 구성을 도시하였지만, 이에 한정되지 않고, 도전체(40)의 상면은 절연체(20)와 접하여도 좋다.
또한 도 1의 (C)에서는 도전체(40)가 산화물(30)의 위쪽에 제공된 구성을 도시하였지만, 이에 한정되지 않고, 도전체(40)는 산화물(30)의 아래쪽에 제공되어도 좋다. 이때 도전체(40)의 하면은 절연체(20)와 접하여도 좋다.
또한 도 1의 (D)에 도시된 바와 같이, 트랜지스터(200)는 산화물(30) 및 도전체(40)에 더하여 도전체(42)를 가져도 좋다. 산화물(30)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역을 갖는다. 또한 도전체(40)는 트랜지스터(200)의 제 1 게이트 전극으로서 기능하고, 도전체(42)는 트랜지스터(200)의 제 2 게이트 전극으로서 기능한다.
도 1의 (D)에 도시된 바와 같이, 산화물(30), 도전체(40), 및 도전체(42)는 각각 절연체(10)로 둘러싸여 있다. 또한 절연체(10)는 절연체(20)로 둘러싸여 있다. 도전체(40)는 절연체(10)를 개재하여 산화물(30)과 중첩되는 영역을 갖는다. 이때 절연체(10)에서 도전체(40)와 산화물(30) 사이에 끼워진 영역은 트랜지스터(200)의 제 1 게이트 절연막으로서 기능한다. 또한 도전체(42)는 절연체(10)를 개재하여 산화물(30)과 중첩되는 영역을 갖는다. 이때 절연체(10)에서 도전체(42)와 산화물(30) 사이에 끼워진 영역은 제 2 게이트 절연막으로서 기능한다.
또한 도 1의 (D)에서는 제 1 게이트 절연막으로서 기능하는 절연체 및 제 2 게이트 절연막으로서 기능하는 절연체로서 절연체(10)를 단층으로 사용하였지만, 이에 한정되지 않고, 절연체(10)와는 다른 절연성 재료로 형성된 절연체를 단층으로 사용하여도 좋고, 절연체(10)와는 다른 방법으로 형성된 절연체를 단층으로 사용하여도 좋고, 이들 절연체를 조합시킨 다층 구조를 사용하여도 좋다.
또한 도 1의 (D)에서는 도전체(40)와 절연체(20) 사이에 절연체(10)가 제공되고, 도전체(42)와 절연체(20) 사이에 절연체(10)가 제공된 구성을 도시하였지만, 이에 한정되지 않는다. 도전체(40)의 상면 및 도전체(42)의 하면 중 한쪽 또는 양쪽은 절연체(20)와 접하여도 좋다.
또한 도 1의 (C) 및 (D)에서는 절연체(20)가 절연체(10) 및 하나의 트랜지스터(200)를 둘러싸는 구성을 도시하였지만, 이에 한정되지 않는다. 도 1의 (E)에 도시된 바와 같이, 절연체(20)가 절연체(10) 및 복수의 트랜지스터(200)를 둘러싸는 구성으로 하여도 좋다.
이로써, 저소비전력의 반도체 장치를 제공할 수 있다. 또한 고집적형 반도체 장치를 제공할 수 있다. 또한 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한 오프 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
<반도체 장치의 구성예 1>
도 2의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치, 상기 반도체 장치가 갖는 트랜지스터(200), 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 2의 (A)는 트랜지스터(200)를 갖는 반도체 장치의 상면도이다. 또한 도 2의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 2의 (B)는 도 2의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 2의 (C)는 도 2의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 2의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(214), 절연체(216), 절연체(280), 절연체(274), 및 절연체(281)를 갖는다. 또한 트랜지스터(200)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 갖는다. 또한 플러그로서 기능하는 도전체(240)의 측면과 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다.
또한 절연체(280), 절연체(274), 절연체(281) 등에 형성된 개구의 측벽과 접하여 절연체(241)가 제공되고, 그 측면과 접하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공되어 있다. 여기서, 도전체(240)의 상면의 높이와 절연체(281)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서 도전체(240)의 제 1 도전체 및 도전체(240)의 제 2 도전체가 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(240)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다. 구조체가 적층 구조를 갖는 경우에는, 형성 순서대로 서수를 붙여 구별하는 경우가 있다.
여기서, 절연체(216) 및 절연체(280)는 도 1의 (A), (C), 및 (D)에 도시된 절연체(10), 또는 도 1의 (B)에 도시된 절연체(10a) 및 절연체(10b)에 상당한다. 즉, 절연체(216) 및 절연체(280) 중 한쪽 또는 양쪽은 수소 농도가 낮고, 과잉 산소 영역 또는 과잉 산소를 포함하는 것이 바람직하고, 도 1의 (A), (C), 및 (D)에 도시된 절연체(10), 또는 도 1의 (B)에 도시된 절연체(10a) 및 절연체(10b)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 이에 의하여, 트랜지스터(200)에 포함되는 금속 산화물에 대한 수소의 혼입을 억제할 수 있고, 또한 상기 금속 산화물 내의 산소 결손을 저감할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 절연체(214) 및 절연체(274)는 도 1의 (A), (C), 및 (D)에 도시된 절연체(20), 또는 도 1의 (B)에 도시된 절연체(20a) 및 절연체(20b)에 상당한다. 즉, 절연체(214) 및 절연체(274) 중 한쪽 또는 양쪽은 수소 농도가 낮고, 수소의 확산을 억제하는 기능을 갖는 것이 바람직하고, 도 1의 (A), (C), 및 (D)에 도시된 절연체(20), 또는 도 1의 (B)에 도시된 절연체(20a) 및 절연체(20b)와 같은 재료를 사용하여 제공되는 것이 바람직하다. 이에 의하여, 절연체(214)의 아래쪽에 제공된 구조체, 절연체(281) 등에 포함되는 수소가 트랜지스터(200)에 혼입되는 것을 억제할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 절연체(274)가 수소의 확산을 억제하는 기능을 갖는 경우, 절연체(274)에 의하여 이격된 절연체(280)와 절연체(281)의 수소 농도가 다른 경우가 있다. 예를 들어 절연체(280)에 수소 농도가 낮은 절연성 재료를 사용하는 경우, 절연체(280) 내의 수소 농도는 절연체(281) 내의 수소 농도보다 낮다.
[트랜지스터(200)]
도 2의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(200)는 기판(도시하지 않았음) 위에 배치되고 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(242a) 및 도전체(242b)와, 절연체(224)의 상면의 일부, 산화물(230a)의 측면, 산화물(230b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 및 도전체(242b)의 상면과 접하여 배치된 절연체(254)를 갖는다.
산화물(230)은 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)의 상면과 접하는 산화물(230c)을 갖는 것이 바람직하다.
또한 트랜지스터(200)에서 채널 형성 영역과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230a)과 산화물(230b)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다.
또한 트랜지스터(200)에서는, 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))로서, 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어 채널 형성 영역이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다.
예를 들어 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히 원소 M에는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 또한 산화물(230)로서 In-Ga 산화물, In-Zn 산화물, 또는 Ga-Zn 산화물을 사용하여도 좋다.
또한 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체 내의 채널 형성 영역에 불순물 및 산소 결손이 존재하면, 전기 특성이 변동되기 쉬워 신뢰성이 떨어지는 경우가 있다. 또한 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서 채널 형성 영역 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 절연체(250) 등을 통하여 산화물(230)에 산소를 공급하여, 산소 결손을 보전(補塡)하면 좋다. 이로써, 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 트랜지스터를 제공할 수 있다.
또한 도 1의 (A) 내지 (D)에 도시된 산화물(30)은 산화물(230)에 상당한다. 즉, 도 1의 (A) 내지 (D)에 도시된 산화물(30)에는, 산화물(230)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다.
또한 산화물(230) 위에서 접하도록 제공되고, 소스 전극이나 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))에 포함되는 원소가 산화물(230)의 산소를 흡수하는 기능을 갖는 경우, 산화물(230)과 도전체(242) 사이 또는 산화물(230)의 표면 근방에 저저항 영역이 부분적으로 형성되는 경우가 있다. 이 경우, 상기 저저항 영역에서는 산소 결손에 들어간 불순물(수소, 질소, 금속 원소 등)이 도너로서 기능하여, 캐리어 밀도가 증가하는 경우가 있다.
도전체(260)는 트랜지스터(200)의 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하고, 도전체(242a) 및 도전체(242b)는 각각 트랜지스터(200)의 소스 전극 또는 드레인 전극으로서 기능한다. 트랜지스터(200)에서는 제 1 게이트 전극으로서 기능하는 도전체(260)가 절연체(280) 등에 형성된 개구를 메우도록 자기 정합(self-aligned)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써, 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한 도전체(260)는 도전체(260a)와, 도전체(260a) 위에 배치된 도전체(260b)를 갖는 것이 바람직하다. 예를 들어 도전체(260a)는 도전체(260b)의 밑면 및 측면을 감싸도록 배치되는 것이 바람직하다. 또한 도 2의 (B)에 도시된 바와 같이, 도전체(260)의 상면과 절연체(250)의 상면 및 산화물(230c)의 상면은 실질적으로 정렬된다.
절연체(222) 및 절연체(254)는 수소(예를 들어 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 또한 절연체(222) 및 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 예를 들어 절연체(222) 및 절연체(254)는 각각 절연체(224)보다 수소 및 산소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(254)는 각각 절연체(250)보다 수소 및 산소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(254)는 각각 절연체(280)보다 수소 및 산소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다.
또한 도 2의 (B)에 도시된 바와 같이 절연체(254)는, 도전체(242a) 및 도전체(242b)의 상면과, 도전체(242a) 및 도전체(242b)에서 서로 대향하는 측면 이외의 도전체(242a) 및 도전체(242b)의 측면과, 산화물(230a) 및 산화물(230b)의 측면과, 절연체(224)의 상면의 일부와 접하는 것이 바람직하다. 이에 의하여, 절연체(280)는 절연체(254)에 의하여 절연체(224), 산화물(230a), 및 산화물(230b)로부터 이격된다. 따라서 절연체(280) 등에 포함되는 수소 등의 불순물이 절연체(224), 산화물(230a), 및 산화물(230b)에 혼입되는 것을 억제할 수 있다.
또한 트랜지스터(200)는 도 2의 (B)에 도시된 바와 같이 절연체(274)가 도전체(260), 절연체(250), 및 산화물(230c)의 각각의 상면과 접하는 구조를 갖는다. 이와 같은 구조로 함으로써, 절연체(281) 등에 포함되는 수소 등의 불순물이 절연체(250)에 혼입되는 것을 억제할 수 있다. 따라서 트랜지스터의 전기 특성 및 트랜지스터의 신뢰성에 대한 악영향을 억제할 수 있다.
또한 도 2의 (C)에 도시된 트랜지스터(200)의 일부 영역의 확대도를 도 3에 도시하였다. 도 2의 (C) 및 도 3에 도시된 바와 같이, 트랜지스터(200)의 채널 폭 방향에서, 절연체(222)의 밑면을 기준으로 하였을 때, 도전체(260)와 산화물(230b)이 중첩되지 않는 영역의 도전체(260)의 밑면의 높이는, 산화물(230b)의 밑면의 높이보다 낮은 것이 바람직하다. 게이트 전극으로서 기능하는 도전체(260)가 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구성으로 함으로써, 도전체(260)의 전계를 산화물(230b)의 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 밑면과 산화물(230b)의 밑면의 차이를 T1로 하면, T1은 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하이다.
이로써, 온 전류가 큰 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한 주파수 특성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또한 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가짐과 함께, 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한 오프 전류가 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 갖는 반도체 장치의 자세한 구성에 대하여 설명한다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(214) 또는 절연체(216)에 매립되어 제공되는 것이 바람직하다. 여기서 도전체(205)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전체(205)의 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전체(205) 위에 형성되는 절연체(224)의 평탄성을 양호하게 하고, 산화물(230a), 산화물(230b), 및 산화물(230c)의 결정성 향상을 도모할 수 있다.
여기서, 도전체(260)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
또한 도전체(205)는 도 2의 (B), (C)에 도시된 바와 같이, 산화물(230b)에서의 채널 형성 영역보다 크게 제공되는 것이 좋다. 특히 도 2의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)에서 채널 폭 방향과 교차되는 단부보다 외측의 영역으로도 연장되는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서, 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와, 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로, 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도 2의 (C)에 도시된 바와 같이, 도전체(205)는 연장되어 배선으로서도 기능한다. 다만 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공될 필요는 없다. 예를 들어 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 트랜지스터(200)에서 도전체(205)의 제 1 도전체와 도전체(205)의 제 2 도전체가 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(205)를 단층 또는 3층 이상의 적층 구조로 하여도 좋다.
여기서 도전체(205)의 제 1 도전체에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능을 말한다.
도전체(205)의 제 1 도전체에 산소의 확산을 억제하는 기능을 갖는 도전성 재료를 사용함으로써, 도전체(205)의 제 2 도전체가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서 도전체(205)의 제 1 도전체를 상기 도전성 재료의 단층 또는 적층으로 하면 좋다. 예를 들어 도전체(205)의 제 1 도전체를 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄과 타이타늄 또는 질화 타이타늄의 적층으로 하여도 좋다.
또한 도전체(205)의 제 2 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)의 제 2 도전체를 단층으로 도시하였지만 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(214)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(214)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(214)에 산화 알루미늄, 질화 실리콘 등을 사용하는 것이 바람직하다. 이 경우, 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한 층간막으로서 기능하는 절연체(216), 절연체(280), 및 절연체(281)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216), 절연체(280), 및 절연체(281)에 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 갖는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(216)를 적층 구조로 하여도 좋다. 예를 들어 절연체(216)에서 적어도 도전체(205)의 측면과 접하는 부분에 절연체(214)와 같은 절연체를 제공하는 구성으로 하여도 좋다. 이러한 구성으로 함으로써, 절연체(216)에 포함되는 산소로 인하여 도전체(205)가 산화되는 것을 억제할 수 있다. 또는 도전체(205)에 의하여 절연체(216)에 포함되는 산소가 흡수되는 것을 억제할 수 있다.
절연체(222) 및 절연체(224)는 게이트 절연체로서 기능한다.
여기서, 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 예를 들어, 절연체(224)에는 산화 실리콘, 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0Х1018atoms/cm3 이상, 바람직하게는 1.0Х1019atoms/cm3 이상, 더 바람직하게는 2.0Х1019atoms/cm3 이상 또는 3.0Х1020atoms/cm3 이상인 산화물이다. 또한 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(224)는 도 1의 (A), (C), 및 (D)에 도시된 절연체(10), 또는 도 1의 (B)에 도시된 절연체(10a) 및 절연체(10b)와 같은 재료를 사용하여 제공되어도 좋다.
절연체(222)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(254)로 절연체(224), 산화물(230) 등을 둘러쌈으로써, 물, 수소 등의 불순물이 외부로부터 절연체(224) 및 산화물(230)로 확산되는 것을 억제할 수 있다.
또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(230)에 포함되는 산소가 기판 측으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 도전체(205)가 절연체(224)나 산화물(230)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 확산을 억제하는 층으로서 기능한다. 또한 절연체(222)에는, 상술한 재료 중에서도 특히 산화 하프늄을 사용하는 것이 적합하다. 예를 들어 절연체(222)를 게이트 절연막으로서 사용하는 경우, 절연체(222)에 산화 하프늄을 사용함으로써, 산화 알루미늄보다 계면 준위 밀도를 감소시킬 수 있는 경우가 있다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층시켜 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 예를 들어 절연체(222) 아래에 절연체(224)와 같은 절연체를 제공하는 구성으로 하여도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 갖는다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(230)은 각 금속 원자의 원자수비가 상이한 산화물의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230a)에 사용하는 금속 산화물에서, In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서, 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(230b) 및 산화물(230c)은 결정성을 갖는 것이 바람직하다. 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등 결정성을 갖는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 갖는다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이에 의하여, 열처리를 수행한 경우에도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
또한 산화물(230a) 및 산화물(230c)의 전도대 하단이 산화물(230b)의 전도대 하단보다 진공 준위에 가까운 것이 바람직하다. 또한 바꿔 말하면, 산화물(230a) 및 산화물(230c)의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c)에는 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는 산화물(230c)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서 전도대 하단은 완만하게 변화된다. 바꿔 말하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단은 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c)이 산소 이외에 공통의 원소를 포함함으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a) 및 산화물(230c)에 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 산화물(230c)을 적층 구조로 하는 경우, 예를 들어 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 바꿔 말하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 산화물(230c)에 사용하여도 좋다.
구체적으로는 산화물(230a)로서, In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서, In:Ga:Zn=1:1:1[원자수비], In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)로서, In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는 In:Ga:Zn=4:2:3[원자수비]과 In:Ga:Zn=1:3:4[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
또한 금속 산화물을 스퍼터링법에 의하여 성막하는 경우, 상기 원자수비는 성막된 금속 산화물의 원자수비에 한정되지 않고, 금속 산화물의 성막에 사용하는 스퍼터링 타깃의 원자수비이어도 좋다.
이때, 캐리어의 주된 경로는 산화물(230b)이다. 또는 산화물(230c)이 2층의 적층 구조를 갖는 경우, 산화물(230b)뿐만 아니라 산화물(230c)의 아래층도 캐리어의 주된 경로인 경우가 있다. 산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 산화물(230c)을 적층 구조로 한 경우, 상술한 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 산화물(230c)에 포함되는 구성 원소가 절연체(250) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는 산화물(230c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 위치하게 하기 때문에 In이 절연체(250) 측으로 확산되는 것을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 절연체(250) 등에 혼입된 경우 트랜지스터는 특성 불량을 일으킨다. 따라서 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물(230b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(254)는 절연체(214) 등과 마찬가지로 물, 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(254)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 또한 도 2의 (B)에 도시된 바와 같이, 절연체(254)는 도전체(242a)의 상면 및 측면, 도전체(242b)의 상면 및 측면, 산화물(230a) 및 산화물(230b)의 측면, 그리고 절연체(224)의 상면의 일부와 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)는 절연체(254)에 의하여 절연체(224), 산화물(230a), 및 산화물(230b)로부터 이격된다. 이로써, 절연체(280)에 포함되는 수소가 산화물(230a) 및 산화물(230b)로 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
또한 절연체(254)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(254)는 절연체(280) 또는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다.
절연체(254)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 절연체(254)를, 산소를 포함한 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)에서 절연체(254)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이로써, 상기 영역으로부터 절연체(224)를 통하여 산화물(230) 내에 산소를 공급할 수 있다. 여기서 절연체(254)가 위쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 절연체(280)로 확산되는 것을 방지할 수 있다. 또한 절연체(222)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이러한 식으로, 산화물(230)의 채널 형성 영역에 산소가 공급된다. 이로써, 산화물(230)의 산소 결손이 저감되기 때문에, 트랜지스터가 노멀리 온이 되는 것을 억제할 수 있다.
절연체(254)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 이 경우, 절연체(254)는 원자층 퇴적(ALD: Atomic Layer Deposition)법을 사용하여 성막되는 것이 바람직하다. ALD법은 피복성이 양호한 성막법이기 때문에, 절연체(254)의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다.
또한 절연체(254)로서 예를 들어 질화 알루미늄을 포함한 절연체를 사용하면 좋다. 절연체(254)로서는 조성식이 AlNx(x는 0보다 크고 2 이하의 실수, 바람직하게는 x는 0.5보다 크고 1.5 이하의 실수)를 만족시키는 질화물 절연체를 사용하는 것이 바람직하다. 이로써, 절연성이 우수하고, 또한 열전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(200)를 구동하였을 때 발생하는 열의 방열성을 높일 수 있다. 또한 절연체(254)에 질화 알루미늄 타이타늄, 질화 타이타늄 등을 사용할 수도 있다. 이 경우, 스퍼터링법을 사용하여 성막함으로써, 성막 가스로서 산소 또는 오존 등 산화성이 강한 가스를 사용하지 않고 성막할 수 있기 때문에 바람직하다. 또한 질화 실리콘, 질화산화 실리콘 등을 사용할 수도 있다.
또한 절연체(254)로서는, 예를 들어 갈륨을 포함한 산화물을 사용하여도 좋다. 갈륨을 포함한 산화물은 수소 및 산소 중 한쪽 또는 양쪽의 확산을 억제하는 기능을 갖는 경우가 있기 때문에 바람직하다. 또한 갈륨을 포함한 산화물로서 산화 갈륨, 갈륨 아연 산화물, 인듐 갈륨 아연 산화물 등을 사용하는 것이 바람직하다. 또한 인듐 갈륨 아연 산화물을 사용하는 경우, 상기 산화물의 갈륨의 원자수비는 높은 것이 더 바람직하다.
또한 절연체(254)는 2층 이상의 다층 구조로 할 수 있다. 예를 들어 절연체(254)로서, 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 제 1 층을 성막하고, 다음으로 ALD법을 사용하여 제 2 층을 성막하여 2층 구조로 하여도 좋다. ALD법은 피복성이 양호한 성막법이기 때문에, 제 1 층의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다. 또한 절연체(254)를 2층 이상의 다층 구조로 하는 경우, 상이한 재료로 이루어지는 다층 구조로 하여도 좋다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 또는 질화 실리콘과, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체의 적층 구조로 하여도 좋다. 또한 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 적어도 일부와 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 적어도 일부와 접하여 제공함으로써, 산화물(230b)의 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연체(224)와 마찬가지로 절연체(250) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 갖는 경우가 있다. 따라서 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 저감할 수 있다.
또한 상기 금속 산화물은 제 1 게이트 전극의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(230)로서 사용할 수 있는 산화물 반도체를 상기 금속 산화물로서 사용할 수 있다. 이 경우, 도전체(260)를 스퍼터링법에 의하여 성막함으로써, 상기 금속 산화물의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
상기 금속 산화물을 가짐으로써, 도전체(260)로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(200)의 온 전류의 향상을 도모할 수 있다. 또한 절연체(250)와 상기 금속 산화물의 물리적인 두께에 의하여 도전체(260)와 산화물(230) 사이의 거리를 유지함으로써, 도전체(260)와 산화물(230) 사이의 누설 전류를 억제할 수 있다. 또한 절연체(250) 및 상기 금속 산화물의 적층 구조를 제공함으로써, 도전체(260)와 산화물(230) 사이의 물리적인 거리, 및 도전체(260)로부터 산화물(230)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 또한 산화물(230)에 사용할 수 있는 산화물 반도체를 저저항화함으로써, 상기 금속 산화물에 사용할 수 있다.
도전체(260)는 도 2의 (B), (C)에서는 2층 구조로 도시하였지만, 단층 구조이어도 좋고 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)를 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(280)는 절연체(254)를 개재하여 절연체(224), 산화물(230), 및 도전체(242) 위에 제공된다. 예를 들어 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘 등을 포함하는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 공공을 갖는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있기 때문에 바람직하다.
절연체(280) 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)는 2층 이상의 적층 구조를 가져도 좋다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
절연체(274)는 절연체(214) 등과 마찬가지로 물, 수소 등의 불순물이 위쪽으로부터 절연체(280)로 확산되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(274)로서는 예를 들어 절연체(214), 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다.
또한 절연체(274) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(281)는 절연체(224) 등과 마찬가지로 막 내의 물, 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260)를 끼워 대향하여 제공된다. 또한 도전체(240a) 및 도전체(240b)의 상면은 절연체(281)의 상면과 동일 평면상에 있어도 좋다.
또한 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 측벽과 접하여 절연체(241a)가 제공되고, 그 측면과 접하여 도전체(240a)의 제 1 도전체가 형성되어 있다. 상기 개구의 밑부분의 적어도 일부에는 도전체(242a)가 위치하고, 도전체(240a)가 도전체(242a)와 접한다. 마찬가지로 절연체(281), 절연체(274), 절연체(280), 및 절연체(254)의 개구의 측벽과 접하여 절연체(241b)가 제공되고, 그 측면과 접하여 도전체(240b)의 제 1 도전체가 형성되어 있다. 상기 개구의 밑부분의 적어도 일부에는 도전체(242b)가 위치하고, 도전체(240b)가 도전체(242b)와 접한다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240a) 및 도전체(240b)를 적층 구조로 하는 경우, 산화물(230a), 산화물(230b), 도전체(242), 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)와 접하는 도전체에는 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물, 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 절연체(281)보다 위에 있는 층에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)로 확산되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는 예를 들어 절연체(254) 등에 사용할 수 있는 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(254)와 접하여 제공되기 때문에, 절연체(280) 등에 포함되는 물, 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 절연체(241a) 및 절연체(241b)의 형성에는 ALD법이나 화학 기상 성장(CVD: Chemical Vapor Deposition)법을 사용할 수 있다.
또한 도시하지 않았지만, 도전체(240a)의 상면 및 도전체(240b)의 상면과 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
또한 도시하지 않았지만, 상기 도전체를 덮도록 저항률이 1.0Х1013Ωcm 이상 1.0Х1015Ωcm 이하, 바람직하게는 5.0Х1013Ωcm 이상 5.0Х1014Ωcm 이하의 절연체를 제공하는 것이 바람직하다. 상기 도전체 위에 상술한 저항률을 갖는 절연체를 제공하면, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 상기 도전체 등의 배선들 사이에 축적되는 전하를 분산시키고, 상기 전하로 인한 트랜지스터나 상기 트랜지스터를 갖는 전자 기기의 특성 불량이나 정전 파괴를 억제할 수 있기 때문에 바람직하다.
<반도체 장치의 구성 재료>
이하에서는 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 또는 실리콘 및 하프늄을 포함한 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 또는 수지 등이 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체(절연체(214), 절연체(222), 절연체(254), 및 절연체(274) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함한 영역을 갖는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함한 영역을 갖는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 갖는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체에, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서는, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서는, 질소를 포함한 금속 산화물도 금속 산화물이라고 총칭하는 경우가 있다. 또한 질소를 포함한 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 갖는 결정 구조이다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고 비정육각형인 경우가 있다. 또한 변형에서 오각형, 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가, a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 포함한 층(이하 In층)과 원소 M, 아연, 및 산소를 포함한 층(이하 (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서 CAAC-OS를 갖는 금속 산화물은 물리적 성질이 안정된다. 그러므로 CAAC-OS를 갖는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 한 종류인 In-Ga-Zn 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 갖는 경우가 있다. 특히, IGZO는 대기 중에서 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)으로 이루어지는 경우보다 작은 결정(예를 들어 상술한 나노 결정)으로 이루어지는 경우에 구조적으로 더 안정되는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하고, 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하로 한다.
또한 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다.
그러므로 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만으로 한다. 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
트랜지스터의 반도체에 사용하는 금속 산화물로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서는, 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막이 있다. 그러나 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하다. 따라서 제조 공정의 비용이 증가하고, 또한 스루풋도 저하된다.
2009년에 CAAC 구조를 갖는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 1 및 비특허문헌 2에서 보고되어 있다. 여기서는, CAAC-IGZO는 c축 배향성을 갖고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한 CAAC-IGZO를 사용한 트랜지스터는 우수한 전기 특성 및 신뢰성을 갖는다는 것이 보고되어 있다.
또한 2013년에는 nc 구조를 갖는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 3 참조). 여기서는, nc-IGZO는 미소한 영역(예를 들어 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 4 및 비특허문헌 5에서는, 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선 조사에 의한 평균 결정 크기의 추이(推移)가 나타나 있다. 결정성이 낮은 IGZO의 박막에서는, 전자선이 조사되기 전에도 1nm 정도의 결정성 IGZO가 관찰되었다. 따라서 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다는 것이 보고되어 있다. 또한 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높다는 것이 나타나 있다. 따라서 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
금속 산화물을 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작고, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 6에 나타나 있다. 예를 들어, 금속 산화물을 사용한 트랜지스터의 누설 전류가 작다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한 금속 산화물을 사용한 트랜지스터의 누설 전류가 작다는 특성을 이용한, 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 8 참조). 표시 장치에서는 표시되는 화상이 1초에 수십 번 전환된다. 1초당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같은 사람의 눈으로 지각하기 어려운 고속 화면 전환이 눈의 피로의 원인으로 생각되고 있다. 그러므로 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이러한 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 갖는 금속 산화물을 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 절감 및 스루풋의 향상에 기여하고 있다. 또한 상기 트랜지스터의 누설 전류가 작다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
<반도체 장치의 제작 방법>
다음으로, 도 2의 (A) 내지 (C)에 도시된 본 발명의 일 형태에 따른 반도체 장치의 제작 방법에 대하여 도 4의 (A) 내지 도 11의 (A), 도 4의 (B) 내지 도 11의 (B), 및 도 4의 (C) 내지 도 11의 (C)를 사용하여 설명한다. 도 4의 (A) 내지 도 11의 (A)는 상면도이다. 또한 도 4의 (B) 내지 도 11의 (B)는 각각 도 4의 (A) 내지 도 11의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 4의 (C) 내지 도 11의 (C)는 각각 도 4의 (A) 내지 도 11의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 4의 (A) 내지 도 11의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, ALD법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 저감할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한 ALD법에서는 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조로의 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 저온에서의 성막이 가능하다는 등의 효과가 있다. 또한 ALD법에는 플라스마를 이용하는 PEALD(Plasma Enhanced ALD)법도 포함된다. 플라스마를 이용하면, 더 낮은 온도에서 성막할 수 있기 때문에 바람직한 경우가 있다. 또한 ALD법에서 사용하는 전구체에는 탄소 등의 불순물이 포함되는 경우가 있다. 그러므로 ALD법에 의하여 제공된 막은, 다른 성막법에 의하여 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 갖기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성을 갖는 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우와 비교하여, 반송이나 압력 조정에 걸리는 시간이 불필요하기 때문에, 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는 절연체(214)로서 스퍼터링법에 의하여 산화 알루미늄 또는 질화 실리콘을 성막한다. 또한 절연체(214)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는 ALD법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(216)로서 CVD법에 의하여 산화질화 실리콘을 성막하거나, 또는 스퍼터링법에 의하여 산화 실리콘을 성막한다.
다음으로, 절연체(216)에, 절연체(214)에 도달하는 개구를 형성한다. 개구에는 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리켜 개구부라고 하는 경우가 있다. 개구의 형성에는 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공을 하기 위해서는 더 바람직하다. 또한 절연체(214)로서는, 절연체(216)를 에칭하여 홈을 형성하는 경우의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어 홈을 형성하는 절연체(216)에 산화 실리콘을 사용한 경우에는, 절연체(214)로서 질화 실리콘, 산화 알루미늄, 산화 하프늄을 사용하는 것이 좋다.
드라이 에칭 장치로서는 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는, 평행 평판형 전극 중 한쪽에 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극 중 한쪽에 복수의 상이한 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 같은 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 평행 평판형 전극의 각각에 주파수가 상이한 고주파 전압을 인가하는 구성을 가져도 좋다. 또는 고밀도 플라스마원을 갖는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
개구의 형성 후에, 도전체(205)의 제 1 도전체가 되는 도전막을 성막한다. 상기 도전막은 산소의 투과를 억제하는 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 상기 도전체와 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205)의 제 1 도전체가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼막 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막한다. 도전체(205)의 제 1 도전체로서 이러한 금속 질화물을 사용함으로써, 후술하는 도전체(205)의 제 2 도전체로서 구리 등 확산되기 쉬운 금속을 사용하여도 상기 금속이 도전체(205)의 제 1 도전체로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(205)의 제 1 도전체가 되는 도전막 위에, 도전체(205)의 제 2 도전체가 되는 도전막을 성막한다. 상기 도전막의 성막은 도금법, 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 상기 도전막으로서 텅스텐을 성막한다.
다음으로, CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 도전체(205)의 제 1 도전체가 되는 도전막 및 도전체(205)의 제 2 도전체가 되는 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205)의 제 1 도전체가 되는 도전막 및 도전체(205)의 제 2 도전체가 되는 도전막이 잔존한다. 이로써, 상면이 평탄한, 도전체(205)의 제 1 도전체 및 도전체(205)의 제 2 도전체를 포함하는 도전체(205)를 형성할 수 있다(도 4의 (A) 내지 (C) 참조). 또한 상기 CMP 처리에 의하여 절연체(216)의 일부가 제거되는 경우가 있다.
또한 도전체(205)를 형성한 후에, 도전체(205)의 제 2 도전체의 일부를 제거하고, 도전체(205) 및 절연체(216) 위에 도전막을 성막하고, CMP 처리를 수행하는 공정을 수행하여도 좋다. 상기 CMP 처리에 의하여 상기 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 또한 도전체(205)의 제 2 도전체의 일부는 드라이 에칭법 등을 사용하여 제거하는 것이 좋다. 또한 상기 도전막에는 도전체(205)의 제 1 도전체 및 도전체(205)의 제 2 도전체와 같은 재료를 사용하는 것이 좋다.
상기 공정에 의하여 상면이 평탄한, 상기 도전막을 포함하는 도전체(205)를 형성할 수 있다. 절연체(216)와 도전체(205)의 상면의 평탄성을 향상시킴으로써, 산화물(230b), 산화물(230c)을 형성하는 CAAC-OS의 결정성을 향상시킬 수 있다.
여기서부터는, 상기와 다른 도전체(205)의 형성 방법에 대하여 이하에서 설명한다.
절연체(214) 위에 도전체(205)가 되는 도전막을 성막한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 또한 상기 도전막은 다층막으로 할 수 있다. 예를 들어 상기 도전막으로서 텅스텐을 성막한다.
다음으로, 리소그래피법을 사용하여 도전체(205)가 되는 도전막을 가공하여 도전체(205)를 형성한다.
또한 리소그래피법에서는, 먼저 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 그리고 상기 레지스트 마스크를 통하여 에칭 처리를 함으로써, 도전체, 반도체, 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어 KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채우고 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하다. 또한 레지스트 마스크는 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행함으로써 제거할 수 있다.
또한 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전체(205)가 되는 도전막 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 도전체(205)가 되는 도전막의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 도전체(205)가 되는 도전막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 미치지 않거나, 또는 후공정에서 이용될 수 있는 경우에는 하드 마스크를 반드시 제거할 필요는 없다.
다음으로, 절연체(214) 및 도전체(205) 위에 절연체(216)가 되는 절연막을 성막한다. 상기 절연막은 도전체(205)의 상면 및 측면과 접하도록 형성된다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
여기서, 절연체(216)가 되는 절연막의 막 두께는 도전체(205)의 막 두께 이상으로 하는 것이 바람직하다. 예를 들어, 도전체(205)의 막 두께를 1로 하는 경우, 절연체(216)가 되는 절연막의 막 두께는 1 이상 3 이하로 한다. 본 실시형태에서는, 도전체(205)의 막 두께를 150nm로 하고, 절연체(216)가 되는 절연막의 막 두께를 350nm로 한다.
다음으로, 절연체(216)가 되는 절연막에 CMP 처리를 수행함으로써, 절연체(216)가 되는 절연막의 일부를 제거하고 도전체(205)의 표면을 노출시킨다. 이로써, 상면이 평탄한, 도전체(205)와 도전체(205)의 측면과 접하는 절연체(216)를 형성할 수 있다. 이상이 도전체(205)의 다른 형성 방법이다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(222)를 성막한다. 절연체(222)로서는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체는 산소, 수소, 및 물에 대한 배리어성을 갖는다. 절연체(222)가 수소 및 물에 대한 배리어성을 가지면, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물이 절연체(222)를 통하여 트랜지스터(200) 내측으로 확산되는 것이 억제되기 때문에, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(222)로서 ALD법에 의하여 산화 하프늄을 성막한다.
이어서 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
본 실시형태에서는, 가열 처리로서 절연체(222)의 성막 후에 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속하여 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여, 절연체(222)에 포함되는 물, 수소 등의 불순물을 제거하는 것 등이 가능하다. 또한 가열 처리는 절연체(224)의 성막 후 등의 타이밍에 수행할 수도 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 절연체(224)로서 CVD법에 의하여 산화질화 실리콘막을 성막하거나, 또는 스퍼터링법에 의하여 산화 실리콘막을 성막한다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압 상태에서 산소를 포함한 플라스마 처리를 수행하여도 좋다. 산소를 포함한 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용하는 것이 바람직하다. 또는 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 수행하여도 좋다. 또한 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다. 그 경우, 가열 처리는 수행하지 않아도 된다.
여기서, 절연체(224) 위에 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막한 후, 절연체(224)에 도달할 때까지 CMP 처리를 수행하여도 좋다. 상기 CMP 처리를 수행함으로써, 절연체(224)의 표면의 평탄화 및 평활화를 수행할 수 있다. 상기 산화 알루미늄을 절연체(224) 위에 배치하고 CMP 처리를 수행함으로써, CMP 처리의 종점 검출이 용이해진다. 또한 CMP 처리에 의하여 절연체(224)의 일부가 연마되어 절연체(224)의 막 두께가 얇아지는 경우가 있지만, 절연체(224)의 성막 시에 막 두께를 조정하면 좋다. 절연체(224)의 표면의 평탄화 및 평활화를 수행함으로써, 나중에 성막하는 산화물의 피복률의 악화를 방지하고, 반도체 장치의 수율 저하를 방지할 수 있는 경우가 있다. 또한 절연체(224) 위에 스퍼터링법에 의하여 산화 알루미늄을 성막함으로써, 절연체(224)에 산소를 첨가할 수 있어 바람직하다.
다음으로, 절연체(224) 위에 산화물(230a)이 되는 산화막(230A), 산화물(230b)이 되는 산화막(230B)을 이 순서대로 성막한다(도 4의 (B) 및 (C) 참조). 또한 상기 산화막은 대기 환경에 노출시키지 않고 연속하여 성막하는 것이 바람직하다. 대기에 개방하지 않고 성막함으로써, 산화막(230A) 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있어, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
예를 들어 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃 등을 사용할 수 있다. 또한 타깃에는 직류(DC) 전원 또는 고주파(RF) 전원 등의 교류(AC) 전원이 접속되고, 타깃의 전기 전도도에 따라 필요한 전력을 인가할 수 있다.
특히, 산화막(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 따라서 상기 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 30% 초과 100% 이하, 바람직하게는 70% 이상 100% 이하로 하여 성막하면, 산소 과잉형 산화물 반도체가 형성된다. 산소 과잉형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는, 비교적 높은 신뢰성을 얻을 수 있다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에서는, 비교적 높은 전계 효과 이동도를 얻을 수 있다. 또한 기판을 가열하면서 성막함으로써, 상기 산화막의 결정성을 향상시킬 수 있다.
본 실시형태에서는 산화막(230A)을, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하여 성막한다. 또한 산화막(230B)을, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하여 성막한다. 또한 각 산화막은, 성막 조건 및 원자수비를 적절히 선택함으로써 산화물(230)에 요구되는 특성에 맞추어 형성되는 것이 좋다.
여기서 절연체(222), 절연체(224), 산화막(230A), 및 산화막(230B)을 대기에 노출시키지 않고 성막하는 것이 바람직하다. 예를 들어 멀티 체임버 방식의 성막 장치를 사용하면 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여, 산화막(230A) 및 산화막(230B) 내의 물, 수소 등의 불순물을 제거하는 것 등이 가능하다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속하여 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화막(230B) 위에 도전막(242A)을 성막한다. 도전막(242A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다(도 4의 (B) 및 (C) 참조). 또한 도전막(242A)을 성막하기 전에 가열 처리를 수행하여도 좋다. 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 도전막(242A)을 성막하여도 좋다. 이러한 처리를 수행함으로써, 산화막(230B)의 표면 등에 표면에 흡착된 수분 및 수소를 제거하고, 또한 산화막(230A) 및 산화막(230B) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
다음으로, 산화막(230A), 산화막(230B), 및 도전막(242A)을 섬 형상으로 가공하여 산화물(230a), 산화물(230b), 및 도전층(242B)을 형성한다(도 5의 (A) 내지 (C) 참조).
여기서, 산화물(230a), 산화물(230b), 및 도전층(242B)은 적어도 일부가 도전체(205)와 중첩되도록 형성된다. 또한 산화물(230a), 산화물(230b), 및 도전층(242B)의 측면은 절연체(224)의 상면에 대하여 실질적으로 수직인 것이 바람직하다. 산화물(230a), 산화물(230b), 및 도전층(242B)의 측면을 절연체(224)의 상면에 대하여 실질적으로 수직으로 함으로써, 복수의 트랜지스터(200)를 제공할 때 면적을 축소하고, 밀도를 높일 수 있다. 또는 산화물(230a), 산화물(230b), 및 도전층(242B)의 측면과 절연체(224)의 상면이 이루는 각이 작은 각도가 되는 구성으로 하여도 좋다. 그 경우, 산화물(230a), 산화물(230b), 및 도전층(242B)의 측면과 절연체(224)의 상면이 이루는 각은 60° 이상 70° 미만이 바람직하다. 이와 같은 형상으로 함으로써, 추후의 공정에서 절연체(254) 등의 피복성이 향상되므로 공동 등의 결함을 저감할 수 있다.
또한 도전층(242B)의 측면과 도전층(242B)의 상면 사이에 만곡면을 갖는다. 즉, 상기 측면의 단부와 상기 상면의 단부는 만곡되어 있는 것이 바람직하다(이하 라운드 형상이라고도 함). 만곡면은, 예를 들어 도전층(242B)의 단부에서 곡률 반경이 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하이다. 단부에 각을 갖지 않으면, 추후의 성막 공정에서의 막의 피복성이 향상된다.
또한 산화막(230A), 산화막(230B), 및 도전막(242A)의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한 산화막(230A), 산화막(230B), 및 도전막(242A)은 각각 다른 조건으로 가공하여도 좋다.
다음으로, 절연체(224), 산화물(230a), 산화물(230b), 및 도전층(242B) 위에 절연막(254A)을 성막한다(도 6의 (B) 및 (C) 참조).
절연막(254A)으로서는 산소의 투과를 억제하는 기능을 갖는 절연막을 사용하는 것이 바람직하다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄막을 성막하는 것이 바람직하다. 스퍼터링법에 의하여 산소를 포함한 가스를 사용하여 산화 알루미늄막을 성막함으로써, 절연체(224) 내에 산소를 주입할 수 있다. 즉, 절연체(224)는 과잉 산소를 포함할 수 있다.
또한 절연막(254A)을 2층의 적층 구조로 하여도 좋다. 예를 들어 절연막(254A)의 아래층으로서 스퍼터링법에 의하여 산화 알루미늄막을 성막하고, 절연막(254A)의 위층으로서 ALD법에 의하여 산화 알루미늄막을 성막하여도 좋다. 2층의 적층 구조로 함으로써, 절연막(254A)의 아래층의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다.
다음으로, 절연막(254A) 위에 절연체(280)가 되는 절연막을 성막한다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 상기 절연막으로서 CVD법 또는 스퍼터링법에 의하여 산화 실리콘막을 성막한다. 또한 상기 절연막을 성막하기 전에 가열 처리를 수행하여도 좋다. 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 상기 절연막을 성막하여도 좋다. 이러한 처리를 수행함으로써, 절연막(254A)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 및 절연막(254A) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 또한 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다.
또한 절연체(280)가 되는 절연막은 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 실리콘막을 성막하고, 상기 산화 실리콘막 위에 CVD법에 의하여 산화 실리콘막을 성막하는 구조로 하여도 좋다.
다음으로, 절연체(280)가 되는 절연막에 CMP 처리를 수행하여, 상면이 평탄한 절연체(280)를 형성한다(도 6의 (B) 및 (C) 참조).
다음으로, 절연체(280)의 일부, 절연막(254A)의 일부, 및 도전층(242B)의 일부를 가공하여, 산화물(230b)에 도달하는 개구를 형성한다. 상기 개구는 도전체(205)와 중첩되도록 형성되는 것이 바람직하다. 상기 개구에 의하여 도전체(242a), 도전체(242b), 및 절연체(254)를 형성한다(도 7의 (A) 내지 (C) 참조).
또한 절연체(280)의 일부, 절연막(254A)의 일부, 및 도전층(242B)의 일부의 가공은, 각각 다른 조건으로 수행하여도 좋다. 예를 들어, 절연체(280)의 일부를 드라이 에칭법에 의하여 가공하고, 절연막(254A)의 일부를 웨트 에칭법에 의하여 가공하고, 도전층(242B)의 일부를 드라이 에칭법에 의하여 가공하여도 좋다.
여기까지의 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230a), 산화물(230b) 등의 표면에 부착되거나 또는 내부로 확산되는 경우가 있다. 불순물로서는 예를 들어 플루오린, 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는, 옥살산, 인산, 플루오린화 수소산 등을 탄산수 또는 순수(純水)로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다.
상기 에칭 후 또는 상기 세정 후에 가열 처리를 수행하여도 좋다. 가열 처리는 100℃ 이상 400℃ 이하, 바람직하게는 100℃ 이상 300℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는 가열 처리는 질소 가스 또는 불활성 가스 분위기에서 가열 처리를 한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다.
상기 가열 처리를 수행함으로써, 도전체(242)의 채널 형성 영역 근방의 측면, 또는 도전체(242)와 산화물(230b)의 계면에 산화막이 형성되는 경우가 있다. 상기 산화막의 막 두께는 2.5nm 이하로 하는 것이 바람직하고, 2.1nm 이하로 하는 것이 더 바람직하다. 또한 산화물(230b)에서의 도전체(242)의 채널 형성 영역 측의 단부 근방의 영역에, 인듐 원자가 부족한 영역이 형성되지 않는 것이 바람직하다. 이와 같은 구조로 함으로써, 소스 전극과 드레인 전극 사이에 불필요한 전기 저항이 형성되지 않기 때문에, 트랜지스터(200)의 온 전류 및 전계 효과 이동도를 양호하게 할 수 있다.
다음으로, 가열 처리를 수행하여도 좋고, 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 산화막(230C)을 성막하여도 좋다. 이러한 처리를 수행함으로써, 산화물(230b)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a) 및 산화물(230b) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다(도 8의 (A) 내지 (C) 참조).
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 산화막(230C)에 요구되는 특성에 맞추어, 산화막(230A) 또는 산화막(230B)과 같은 성막 방법을 사용하여, 산화막(230C)을 성막하면 좋다. 본 실시형태에서는 산화막(230C)을, 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비] 또는 4:2:4.1[원자수비]의 산화물 타깃을 사용하여 성막한다.
특히, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230a) 및 산화물(230b)에 공급되는 경우가 있다. 따라서 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속하여 절연막(250A)을 성막하여도 좋다. 이러한 처리를 수행함으로써, 산화막(230C)의 표면 등에 표면에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 및 산화막(230C) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다(도 9의 (A) 내지 (C) 참조).
절연막(250A)은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 성막할 수 있다. 본 실시형태에서는, 절연막(250A)으로서는 CVD법에 의하여 산화질화 실리콘을 성막한다. 또한 절연막(250A)을 성막할 때의 성막 온도는 350℃ 이상 450℃ 미만, 특히 400℃ 전후로 하는 것이 바람직하다. 절연막(250A)을 400℃에서 성막함으로써, 불순물이 적은 절연막을 성막할 수 있다.
다음으로, 도전막(260A) 및 도전막(260B)을 성막한다. 도전막(260A) 및 도전막(260B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 예를 들어 CVD법을 사용하는 것이 바람직하다. 본 실시형태에서는 ALD법을 사용하여 도전막(260A)을 성막하고, CVD법을 사용하여 도전막(260B)을 성막한다(도 10의 (A) 내지 (C) 참조).
다음으로, CMP 처리에 의하여 산화막(230C), 절연막(250A), 도전막(260A), 및 도전막(260B)을 절연체(280)가 노출될 때까지 연마함으로써, 산화물(230c), 절연체(250), 및 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 11의 (A) 내지 (C) 참조). 이로써, 산화물(230c)은 산화물(230b)에 도달하는 개구의 내벽(측벽 및 밑면)을 덮도록 배치된다. 또한 절연체(250)는 산화물(230c)을 개재하여 상기 개구의 내벽을 덮도록 배치된다. 또한 도전체(260)는 산화물(230c) 및 절연체(250)를 개재하여 상기 개구를 매립하도록 배치된다.
다음으로, 가열 처리를 수행하여도 좋다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여 절연체(250) 및 절연체(280) 내의 수분 농도 및 수소 농도를 저감할 수 있다.
다음으로, 산화물(230c), 절연체(250), 도전체(260), 및 절연체(280) 위에 절연체(274)를 성막한다. 절연체(274)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 절연체(274)로서는 예를 들어 스퍼터링법에 의하여 산화 알루미늄막 또는 질화 실리콘막을 성막하는 것이 바람직하다. 스퍼터링법에 의하여 산화 알루미늄막 또는 질화 실리콘막을 성막함으로써, 절연체(281)에 포함되는 수소가 산화물(230)로 확산되는 것을 억제할 수 있다. 또한 도전체(260)와 접하도록 절연체(274)를 형성함으로써, 도전체(260)의 산화를 억제할 수 있어 바람직하다.
또한 절연체(274)로서 스퍼터링법에 의하여 산화 알루미늄막을 형성함으로써, 절연체(280)에 산소를 공급할 수 있다. 절연체(280)에 공급된 산소는 산화물(230c)을 통하여 산화물(230b)이 갖는 채널 형성 영역에 공급되는 경우가 있다. 또한 절연체(280)에 산소가 공급됨으로써, 절연체(274) 형성 전에 절연체(280)에 포함된 산소가 산화물(230c)을 통하여 산화물(230b)이 갖는 채널 형성 영역에 공급되는 경우가 있다.
또한 절연체(274)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법에 의하여 산화 알루미늄막을 성막하고, 상기 산화 알루미늄막 위에 스퍼터링법에 의하여 질화 실리콘을 성막하는 구조로 하여도 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연체(280)의 수분 농도 및 수소 농도를 저감할 수 있다. 또한 절연체(274)에 포함되는 산소를 절연체(280)에 주입할 수 있다.
또한 절연체(274)를 성막하는 방법으로서, 먼저 절연체(280) 등 위에 스퍼터링법에 의하여 산화 알루미늄막을 성막하고, 다음으로 상술한 가열 처리 조건을 사용하여 가열 처리를 수행하고, 그리고 CMP 처리에 의하여 상기 산화 알루미늄막을 제거한 다음, 절연체(274)를 성막하여도 좋다. 상기 방법에 의하여 절연체(280)에 과잉 산소 영역을 더 많이 형성할 수 있다. 또한 상기 산화 알루미늄막을 제거하는 공정에서, 절연체(280)의 일부, 도전체(260)의 일부, 절연체(250)의 일부, 및 산화물(230c)의 일부가 제거되는 경우가 있다.
또한 절연체(280)와 절연체(274) 사이에 절연체를 제공하여도 좋다. 상기 절연체로서는 예를 들어 스퍼터링법을 사용하여 성막한 산화 실리콘을 사용하면 좋다. 상기 절연체를 제공함으로써, 절연체(280)에 과잉 산소 영역을 형성할 수 있다.
다음으로, 절연체(274) 위에 절연체(281)를 성막하여도 좋다. 절연체(281)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다(도 11의 (B) 및 (C) 참조).
다음으로, 절연체(254), 절연체(280), 절연체(274), 및 절연체(281)에 도전체(242a) 및 도전체(242b)에 도달하는 개구를 형성한다. 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다.
다음으로, 절연체(241)가 되는 절연막을 성막하고, 상기 절연막을 이방성 에칭하여 절연체(241)를 형성한다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다. 상기 절연막으로서는 산소의 투과를 억제하는 기능을 갖는 절연막을 사용하는 것이 바람직하다. 예를 들어 ALD법에 의하여 산화 알루미늄막을 성막하는 것이 바람직하다. 또한 ALD법이나 CVD법을 사용하여 질화 실리콘막을 성막하여도 좋다. ALD법을 사용하여 질화 실리콘막을 성막하는 경우, 실리콘 및 할로젠을 포함한 전구체나, 아미노실레인류의 전구체를 사용할 수 있다. 실리콘 및 할로젠을 포함한 전구체로서, SiCl4, SiH2Cl2, Si2Cl6, Si3Cl8 등을 사용할 수 있다. 또한 아미노실레인류의 전구체로서, 1가, 2가, 또는 3가의 아미노실레인류를 사용할 수 있다. 또한 질화 가스로서 암모니아나 하이드라진을 사용할 수 있다. 또한 이방성 에칭으로서는 예를 들어 드라이 에칭법 등을 수행하면 좋다. 개구의 측벽부를 이와 같은 구성으로 함으로써, 외부로부터의 산소의 투과를 억제하고, 다음에 형성하는 도전체(240a) 및 도전체(240b)의 산화를 방지할 수 있다. 또한 도전체(240a) 및 도전체(240b)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(240a) 및 도전체(240b)가 되는 도전막을 성막한다. 상기 도전막은 물, 수소 등의 불순물의 확산을 억제하는 기능을 갖는 도전체를 포함한 적층 구조를 갖는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄 등과, 텅스텐, 몰리브데넘, 구리 등의 적층으로 할 수 있다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등을 사용하여 수행할 수 있다.
다음으로, CMP 처리를 수행함으로써, 도전체(240a) 및 도전체(240b)가 되는 도전막의 일부를 제거하여 절연체(281)를 노출시킨다. 그 결과, 상기 개구에만 상기 도전막이 잔존하므로, 상면이 평탄한 도전체(240a) 및 도전체(240b)를 형성할 수 있다(도 2의 (B) 및 (C) 참조). 또한 상기 CMP 처리에 의하여 절연체(281)의 일부가 제거되는 경우가 있다.
이러한 식으로, 도 2의 (A) 내지 (C)에 도시된 본 실시형태에 따른 반도체 장치를 제작할 수 있다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 주파수 특성이 높은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
<반도체 장치의 구성예 2>
도 12의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치, 상기 반도체 장치가 갖는 트랜지스터(200A), 및 트랜지스터(200A) 주변의 상면도 및 단면도이다.
도 12의 (A)는 트랜지스터(200A)를 갖는 반도체 장치의 상면도이다. 또한 도 12의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 12의 (B)는 도 12의 (A)에서 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 길이 방향의 단면도이기도 하다. 또한 도 12의 (C)는 도 12의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200A)의 채널 폭 방향의 단면도이기도 하다. 또한 도 12의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
또한 도 12의 (A) 내지 (C)에 도시된 반도체 장치에서, <반도체 장치의 구성예 1>에서 설명한 반도체 장치를 구성하는 구조와 같은 기능을 갖는 구조에는 같은 부호를 부기하였다.
이하에서는 반도체 장치의 구성에 대하여 도 12의 (A) 내지 (C)를 사용하여 설명한다. 또한 본 항목에서 반도체 장치의 구성 재료로서는 <반도체 장치의 구성예 1>에서 자세히 설명한 재료를 사용할 수 있다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200A)와, 층간막으로서 기능하는 절연체(214), 절연체(216), 절연체(280)(절연체(280a) 및 절연체(280b)), 절연체(274), 및 절연체(281)를 갖는다. 또한 트랜지스터(200A)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 갖는다. 또한 플러그로서 기능하는 도전체(240)의 측면과 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다.
[트랜지스터(200A)]
도 12의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(200A)는 기판(도시하지 않았음) 위에 배치되고 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 위 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230)(산화물(230a), 산화물(230b), 산화물(230c1), 및 산화물(230c2))과, 산화물(230) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260)(도전체(260a) 및 도전체(260b))와, 산화물(230b)의 상면의 일부와 접하는 도전체(242a) 및 도전체(242b)를 갖는다.
반도체 장치는 절연체(280)가 절연체(280a) 및 절연체(280b)의 2층이 적층된 구성을 갖는다는 점에서 <반도체 장치의 구성예 1>에서 설명한 반도체 장치와 다르다. 또한 트랜지스터(200A)는 산화물(230c)이 산화물(230c1) 및 산화물(230c2)의 2층이 적층된 구성을 갖는다는 점, 절연체(224)가 섬 형상으로 가공되어 있다는 점, 절연체(254)를 갖지 않는다는 점에서 상술한 트랜지스터(200)와 다르다. 또한 트랜지스터(200A)의 채널 폭 방향에서 절연체(222)와 산화물(230c1)이 접하는 영역을 갖는다는 점에서 상술한 트랜지스터(200)와 다르다. 이하에서는 <반도체 장치의 구성예 1>에서 설명한 반도체 장치, 및 상술한 트랜지스터(200)와 다른 점에 대하여 설명한다.
도 12의 (B) 및 (C)에 도시된 바와 같이, 절연체(280)는 절연체(280a)와, 절연체(280a) 위에 배치된 절연체(280b)를 갖는다. 또한 절연체(280a)는 절연체(222)의 상면의 일부, 절연체(224), 산화물(230a), 및 산화물(230b)의 측면, 도전체(242a)의 측면, 도전체(242a)의 상면, 도전체(242b)의 측면, 그리고 도전체(242b)의 상면과 접하여 배치되어 있다.
예를 들어 절연체(280a) 및 절연체(280b)에는 과잉 산소 영역을 갖는 절연성 재료 또는 과잉 산소 영역이 형성되기 쉬운 절연성 재료를 사용하는 것이 바람직하다. 구체적으로는, 절연체(280a)에 스퍼터링법을 사용하여 성막된 산화 실리콘을 사용하고, 절연체(280b)에 CVD법을 사용하여 성막된 산화질화 실리콘을 사용하면 좋다. 절연체(280a)의 막 두께는 30nm 이상 100nm 이하로 하는 것이 바람직하고, 40nm 이상 80nm 이하로 하는 것이 더 바람직하다. 이와 같은 2층이 적층된 구성으로 함으로써, 절연체(280)의 피복성을 향상시킬 수 있다.
또한 예를 들어 절연체(280a)에 과잉 산소 영역을 갖는 절연성 재료 또는 과잉 산소 영역이 형성되기 쉬운 절연성 재료를 사용하고, 절연체(280b)에 피형성막에 과잉 산소 영역을 형성하기 쉬운 절연성 재료를 사용하는 것이 바람직하다. 구체적으로는, 절연체(280a)에 스퍼터링법을 사용하여 성막된 산화 실리콘을 사용하고, 절연체(280b)에 스퍼터링법을 사용하여 성막된 산화 알루미늄을 사용하면 좋다. 이와 같은 2층을 적층하는 구성으로 함으로써, 절연체(280a)에 포함되는 과잉 산소를 산화물(230)에 효율적으로 공급할 수 있다.
또한 절연체(280)는 절연체(280a) 및 절연체(280b)가 적층된 구성에 한정되지 않고, 단층으로 하여도 좋고, 3층 이상이 적층된 구성으로 하여도 좋다. 또한 절연체(280)를 2층 이상 적층하는 구조로 하는 경우, 절연체(280)에 사용하는 절연성 재료의 조합 및 적층 순서는 요구하는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
또한 도 12의 (A) 내지 (C)에 도시된 바와 같이, 산화물(230c)은 산화물(230c1)과, 산화물(230c1) 위에 배치된 산화물(230c2)을 갖는다. 산화물(230c1)은 산화물(230b)에 사용되는 금속 산화물을 구성하는 금속 원소 중 적어도 하나를 포함하는 것이 바람직하고, 상기 금속 원소를 모두 포함하는 것이 더 바람직하다. 이에 의하여, 산화물(230b)과 산화물(230c1)의 계면에서의 결함 준위 밀도를 낮게 할 수 있다. 또한 산화물(230c2)은 산화물(230c1)보다 산소의 확산 또는 투과를 억제하는 금속 산화물인 것이 바람직하다. 절연체(250)와 산화물(230c1) 사이에 산화물(230c2)을 제공함으로써, 절연체(280)에 포함되는 산소가 절연체(250)로 확산되는 것을 억제할 수 있다. 따라서 상기 산소는 산화물(230c1)을 통하여 산화물(230)에 공급되기 쉬워진다.
또한 산화물(230a) 및 산화물(230c2)의 전도대 하단이 산화물(230b) 및 산화물(230c1)의 전도대 하단보다 진공 준위에 가까운 것이 바람직하다. 또한 바꿔 말하면, 산화물(230a) 및 산화물(230c2)의 전자 친화력이 산화물(230b) 및 산화물(230c1)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c2)에는 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하고, 산화물(230c1)에는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다.
또한 산화물(230c1) 및 산화물(230c2)은 결정성을 갖는 것이 바람직하고, 산화물(230c2)은 산화물(230c1)보다 결정성이 높은 것이 더 바람직하다. 특히 산화물(230c1) 및 산화물(230c2)로서 CAAC-OS를 사용하는 것이 바람직하고, 산화물(230c1) 및 산화물(230c2)이 갖는 결정의 c축이 산화물(230c1) 및 산화물(230c2)의 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것이 바람직하다. CAAC-OS는 c축 방향으로 산소를 이동시키기 어려운 성질을 갖는다. 따라서 산화물(230c1)과 절연체(250) 사이에 산화물(230c2)을 제공함으로써, 산화물(230c1)에 포함되는 산소가 절연체(250)로 확산되는 것이 억제되므로, 상기 산소를 산화물(230)에 효율적으로 공급할 수 있다.
구체적으로는, 산화물(230c1)로서 In:Ga:Zn=4:2:3[원자수비]의 금속 산화물을 사용하고, 산화물(230c2)로서 In:Ga:Zn=1:3:4[원자수비]의 금속 산화물을 사용하면 좋다. 산화물(230c2)에 사용되는 금속 산화물에서, 구성 원소 내의 In의 원자수비를 산화물(230c1)에 사용되는 금속 산화물에서의 구성 원소 내의 In의 원자수비보다 작게 함으로써, In이 절연체(250) 측으로 확산되는 것을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 절연체(250) 등에 혼입된 경우, 트랜지스터는 특성 불량을 일으킨다. 따라서 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 도 12의 (C)에 도시된 바와 같이, 트랜지스터(200A)의 채널 폭 방향에서, 산화물(230b), 산화물(230a), 및 절연체(224)와 중첩되지 않는 영역에서의 산화물(230c1)의 적어도 일부는 절연체(222)와 접하여도 좋다. 상기 구성으로 함으로써, 산화물(230c1)에 포함되는 산소가 절연체(224)를 경유하여 트랜지스터(200)의 외측으로 확산되는 것을 방지할 수 있다. 또는 산화물(230b) 및 산화물(230a)에 포함되는 산소가 절연체(224)를 경유하여 트랜지스터(200)의 외측으로 확산되는 것을 방지할 수 있다. 또는 절연체(224)의 면적이 축소되면, 절연체(224)에 들어가는 산소량이 감소되기 때문에, 산화물(230)에 공급되는 산소량의 감소를 억제할 수 있다. 따라서 산화물(230c1)에 포함되는 산소를 산화물(230b) 및 산화물(230a)에 효율적으로 공급할 수 있고, 채널 형성 영역에서의 산화물(230)의 저저항화를 억제할 수 있다. 그러므로 전기 특성의 변동이 억제되고, 안정된 전기 특성을 실현함과 함께, 신뢰성이 향상된 트랜지스터로 할 수 있다.
또는 상기 구성으로 함으로써, 절연체(224) 등에 포함되는 수소 등의 불순물이 산화물(230)에 혼입되는 것을 억제할 수 있다. 즉, 산화물(230)의 저저항화를 억제할 수 있다. 따라서 전기 특성의 변동이 억제되고, 안정된 전기 특성을 실현함과 함께, 신뢰성이 향상된 트랜지스터로 할 수 있다. 또한 상기 구성은 산화물(230b) 및 산화물(230a)과 중첩되지 않는 영역의 절연체(224)를 제거함으로써 형성할 수 있다.
또한 산화물(230b) 및 산화물(230a)과 중첩되지 않는 영역의 절연체(224)를 제거함으로써, 도 12의 (C)에 도시된 바와 같이, 트랜지스터(200A)의 채널 폭 방향에서 절연체(222)의 밑면을 기준으로 하였을 때, 산화물(230a) 및 산화물(230b)과 도전체(260)(도전체(260a) 및 도전체(260b))가 중첩되지 않는 영역에서의 도전체(260)의 밑면의 높이는, 산화물(230b)의 밑면의 높이보다 낮아지기 쉽다. 따라서 트랜지스터(200)의 온 전류를 증대시키고, 주파수 특성을 향상시킬 수 있다.
또한 도 12의 (B) 및 (C)에 도시된 바와 같이, 절연체(222)는 산화물(230b)과 중첩되지 않는 영역의 막 두께가, 그 이외의 영역의 막 두께보다 얇은 경우가 있다. 절연체(222)에서 산화물(230b)과 중첩되지 않는 영역의 막 두께는, 절연체(280) 등에 제공되는 개구를 형성할 때 에칭 스토퍼막으로서 기능할 수 있는 막 두께이거나, 또는 절연체(216) 또는 도전체(205)의 표면이 노출되지 않을 정도로 충분히 두꺼운 막 두께인 것이 바람직하다.
또한 트랜지스터(200)에서는 산화물(230b)과, 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b)) 사이에 산화물을 제공하여도 좋다. 이에 의하여, 도전체(242)와 산화물(230)이 접하지 않는 구성이 되므로, 도전체(242)가 산화물(230)의 산소를 흡수하는 것을 억제할 수 있다. 즉, 도전체(242)의 산화를 방지함으로써, 도전체(242)의 도전율의 저하를 억제할 수 있다. 따라서 상기 산화물은 도전체(242)의 산화를 억제하는 기능을 갖는 것이 바람직하다.
또한 상기 산화물은 도전성을 갖는 것이 바람직하다. 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)와, 산화물(230b) 사이에 도전성을 갖는 상기 산화물을 배치함으로써, 도전체(242)와 산화물(230b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(200)의 전기 특성 및 신뢰성을 향상시킬 수 있다. 또한 상기 산화물은 결정 구조를 가져도 좋다.
상기 산화물로서는 아연을 포함한 산화물을 사용할 수 있다. 예를 들어 아연 산화물, 갈륨 아연 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물 등을 사용할 수 있다. 또는 인듐 산화물, 인듐 주석 산화물 등을 사용하여도 좋다. 또한 상기 산화물은 산소 원자와의 결합이 강한 금속 원자를 포함한 산화물인 것이 바람직하다. 또한 상기 산화물의 도전율은 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))의 도전율보다 높은 것이 바람직하다. 또한 상기 산화물의 막 두께는 1nm 이상 10nm 이하가 바람직하고, 1nm 이상 5nm 이하가 더 바람직하다. 또한 상기 산화물은 결정성을 갖는 것이 바람직하다. 상기 산화물이 결정성을 갖는 경우, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있다. 예를 들어 상기 산화물이 육방정 등의 결정 구조를 가지면, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
상술한 바와 같이, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태나 실시예에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 일 형태를 도 13 및 도 14를 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인 용량 소자를 사용한 반도체 장치(기억 장치)의 일례를 도 13에 도시하였다. 본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한 트랜지스터(200)로서는, 앞의 실시형태에서 설명한 트랜지스터(200) 등을 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 13에 도시된 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트(톱 게이트라고도 함)에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트(백 게이트라고도 함)에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 또한 이하에서는 트랜지스터(300)의 게이트와, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽과, 용량 소자(100)의 한쪽 전극이 접속된 노드를 노드(FG)라고 부르는 경우가 있다. 또한 도 13에 도시된 반도체 장치는, 트랜지스터(200)의 스위칭에 의하여 트랜지스터(300)의 게이트(노드(FG))의 전위가 유지될 수 있다는 특성을 가짐으로써, 정보의 기록, 유지, 판독이 가능하다.
또한 도 13에 도시된 기억 장치는 매트릭스상으로 배치됨으로써, 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트 전극으로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 갖는다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
여기서, 도 13에 도시된 트랜지스터(300)에서는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 갖는다. 또한 반도체 영역(313)의 측면 및 상면을, 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 설명하였지만, SOI 기판을 가공하여 볼록 형상을 갖는 반도체막을 형성하여도 좋다.
또한 도 13에 도시된 트랜지스터(300)는 일례이고, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 및 유전체로서 기능하는 절연체(130)를 갖는다.
또한 예를 들어 도전체(240) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 갖는다.
도 13에서는 도전체(112) 및 도전체(110)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한 절연체(130)에는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하는 것이 바람직하다. 상기 구성으로 하면, 용량 소자(100)에서는 고유전율(high-k)의 절연체를 가지므로 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가지므로 절연 내력이 향상되기 때문에, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 포함한 산화물, 알루미늄 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 산화물, 실리콘 및 하프늄을 포함한 산화질화물, 실리콘 및 하프늄을 포함한 질화물 등이 있다.
한편, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한 배선층은 설계에 따라 복수 층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 갖는 도전체에는, 복수의 구조를 합쳐서 동일한 부호를 부여하는 경우가 있다. 또한 본 명세서 등에서 배선과, 배선에 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 기판(311) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(315) 및 도전체(316)는 절연체(320)에 매립되도록 제공되어 있다. 또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)에 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 13에서는 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
절연체(354) 및 도전체(356) 위에는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 갖는다. 또한 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다.
층간막으로서 사용할 수 있는 절연체로서는, 절연성을 갖는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어 절연체(212), 절연체(352), 절연체(354) 등에는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 갖는 산화 실리콘, 수지 등을 포함하는 것이 바람직하다. 또는 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 갖는 산화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다.
또한 도전체(112) 또는 도전체(120) 위에 제공되는 절연체(130) 및 절연체(150) 중 한쪽 또는 양쪽을 저항률이 1.0Х1012Ωcm 이상 1.0Х1015Ωcm 이하, 바람직하게는 5.0Х1012Ωcm 이상 1.0Х1014Ωcm 이하, 더 바람직하게는 1.0Х1013Ωcm 이상 5.0Х1013Ωcm 이하의 절연체로 하는 것이 바람직하다. 절연체(130) 및 절연체(150) 중 한쪽 또는 양쪽을 상술한 저항률을 갖는 절연체로 하면, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 트랜지스터(300), 용량 소자(100), 및 도전체(112), 도전체(120) 등의 배선 사이에 축적되는 전하를 분산시키고, 트랜지스터, 상기 트랜지스터를 갖는 기억 장치의 상기 전하로 인한 특성 불량이나 정전 파괴를 억제할 수 있기 때문에 바람직하다. 이러한 절연체에는 질화 실리콘 또는 질화산화 실리콘을 사용할 수 있다.
또한 상술한 저항률을 갖는 절연체로서, 절연체(140)를 도전체(112)의 아래층에 제공하여도 좋다. 이 경우, 절연체(281) 위에 절연체(140)를 형성하고, 절연체(140), 절연체(281), 절연체(274), 절연체(280), 절연체(254) 등에 개구부를 형성하고, 상기 개구부 내에 절연체(241)를 형성하거나, 트랜지스터(200), 도전체(218) 등에 전기적으로 접속되는 도전체(240)를 형성하면 좋다. 절연체(140)에는 절연체(130) 또는 절연체(150)와 같은 재료를 사용할 수 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서 절연체(210), 절연체(350) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어 도전체(328), 도전체(330), 도전체(356), 도전체(218), 도전체(110), 도전체(112), 도전체(120) 등에는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써, 배선 저항을 저감할 수 있다.
<<산화물 반도체가 제공된 층의 배선 또는 플러그>>
또한 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 갖는 절연체가 제공되는 경우가 있다. 그 경우, 상기 과잉 산소 영역을 갖는 절연체와 상기 과잉 산소 영역을 갖는 절연체에 제공하는 도전체 사이에 배리어성을 갖는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 13에서는 절연체(280) 및 절연체(281)와 도전체(240) 사이에 절연체(241)를 제공하는 것이 좋다. 절연체(241)가 절연체(280) 및 절연체(281)와 도전체(240) 사이에 존재함으로써, 도전체(240)로 인한 절연체(280) 및 절연체(281)에 포함되는 산소의 흡수, 즉 도전체(240)의 산화를 억제할 수 있다.
즉, 절연체(241)를 제공함으로써, 절연체(280)에 포함되는 과잉 산소가 도전체(240)에 흡수되는 것을 억제할 수 있다. 또한 절연체(241)를 가짐으로써, 불순물인 수소가 도전체(240)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한 절연체(241)에는, 물, 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 갖는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 갖는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또한 온 전류가 큰 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한 오프 전류가 작은 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한 소비전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 14에 도시하였다. 도 14에 도시된 기억 장치는 도 13에 도시된 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)에 더하여 트랜지스터(400)를 갖는다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스에 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성에서 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 사이의 전압 및 제 2 게이트-소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서는, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류가 매우 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급을 하지 않아도, 트랜지스터(200)의 제 2 게이트의 음의 전위를 장시간 유지할 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 갖는 기억 장치는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
따라서 도 14에서, 배선(1001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 배선(1007)은 트랜지스터(400)의 소스에 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 제 1 게이트에 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 제 2 게이트에 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인에 전기적으로 접속되어 있다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)이 전기적으로 접속되어 있다.
또한 도 14에 도시된 기억 장치는, 도 13에 도시된 기억 장치와 마찬가지로 매트릭스상으로 배치함으로써, 메모리 셀 어레이를 구성할 수 있다. 또한 하나의 트랜지스터(400)는 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로 트랜지스터(400)는 트랜지스터(200)보다 적게 제공되는 것이 좋다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되고, 병행하여 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트 전극으로서 기능하는 도전체(405)와, 게이트 절연체로서 기능하는 절연체(222), 절연체(224), 및 절연체(450)와, 채널이 형성되는 영역을 갖는 산화물(430c)과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(442a), 산화물(431a), 및 산화물(431b)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(442b), 산화물(432a), 및 산화물(432b)과, 도전체(440)(도전체(440a) 및 도전체(440b))를 갖는다.
트랜지스터(400)에서 도전체(405)는 트랜지스터(200)에 포함되는 도전체(205)와 같은 층에 형성된다. 마찬가지로 산화물(431a) 및 산화물(432a)은 산화물(230a)과 같은 층에 형성되고, 산화물(431b) 및 산화물(432b)은 산화물(230b)과 같은 층에 형성된다. 도전체(442)는 도전체(242)와 같은 층에 형성된다. 산화물(430c)은 산화물(230c)과 같은 층에 형성된다. 절연체(450)는 절연체(250)와 같은 층에 형성된다. 도전체(460)는 도전체(260)와 같은 층에 형성된다.
또한 같은 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어, 산화물(430c)은 산화물(230c)이 되는 산화막을 가공함으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 물, 수소 등의 불순물이 저감되어 있다. 이로써, 트랜지스터(400)의 문턱 전압을 더 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
<<다이싱 라인>>
이하에서는, 대면적 기판을 반도체 소자마다 분단함으로써, 복수의 반도체 장치를 칩 형상으로 얻는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 먼저 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인을 따라 절단하여, 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
여기서, 예를 들어 도 14에 도시된 바와 같이, 절연체(254)와 절연체(222)가 접하는 영역을 다이싱 라인이 되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 갖는 메모리 셀 및 트랜지스터(400)의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서, 절연체(224)에 개구를 제공한다. 또한 절연체(224)의 측면을 덮도록 절연체(254)를 제공한다.
즉, 상기 절연체(224)에 제공된 개구에서, 절연체(222)와 절연체(254)가 접한다. 예를 들어, 이때 절연체(222)와 절연체(254)를 같은 재료 및 같은 방법을 사용하여 형성하여도 좋다. 절연체(222)와 절연체(254)를 같은 재료 및 같은 방법으로 제공함으로써, 밀착성을 높일 수 있다. 예를 들어, 산화 알루미늄을 사용하는 것이 바람직하다.
상기 구조에 의하여, 절연체(222) 및 절연체(254)로 절연체(224), 트랜지스터(200), 및 트랜지스터(400)를 둘러쌀 수 있다. 절연체(222) 및 절연체(254)는 산소, 수소, 및 물의 확산을 억제하는 기능을 갖기 때문에, 본 실시형태에서 나타내는 반도체 소자가 형성된 회로 영역마다 기판을 분단함으로써, 복수의 칩으로 가공하여도, 분단된 기판의 측면 방향으로부터 물, 수소 등의 불순물이 혼입되고, 트랜지스터(200) 및 트랜지스터(400)로 확산되는 것을 방지할 수 있다.
또한 상기 구조에 의하여, 절연체(224)의 과잉 산소가 절연체(254) 및 절연체(222)의 외부로 확산되는 것을 방지할 수 있다. 따라서 절연체(224)의 과잉 산소는 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물을 결함 준위 밀도가 낮고 안정적인 특성을 갖는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(400)의 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 15의 (A), (B), 및 도 16의 (A) 내지 (H)를 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 갖는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 유지 특성이 우수하고, 비휘발성 메모리로서 기능할 수 있다.
<기억 장치의 구성예>
도 15의 (A)에 OS 메모리 장치의 구성의 일례를 도시하였다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 갖는다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 및 컨트롤 로직 회로(1460)를 갖는다.
열 회로(1430)는 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 기록 회로 등을 갖는다. 프리차지 회로는 배선을 프리차지하는 기능을 갖는다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 갖는다. 또한 상기 배선은 메모리 셀 어레이(1470)가 갖는 메모리 셀에 접속되는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 갖고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, WDATA는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 갖는다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1열에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속하는 배선의 수는 메모리 셀(MC)의 구성, 1행에 포함되는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한 도 15의 (A)에서는 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일한 평면에 형성하는 예를 도시하였지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 도 15의 (B)에 도시된 바와 같이, 주변 회로(1411)의 일부 위에 중첩되도록 메모리 셀 어레이(1470)를 제공하여도 좋다. 예를 들어, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 16의 (A) 내지 (H)는 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예를 설명하기 위한 것이다.
[DOSRAM]
도 16의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 도시하였다. 본 명세서 등에서는, 1OS 트랜지스터 1용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM이라고 부르는 경우가 있다. 도 16의 (A)에 도시된 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 갖는다. 또한 트랜지스터(M1)는 게이트(톱 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자에 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)에 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)에 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성을 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 16의 (B)에 도시된 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 16의 (C)에 도시된 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M1)로 구성된 메모리 셀이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 작게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 16의 (D) 내지 (G)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 도시하였다. 도 16의 (D)에 도시된 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 갖는다. 또한 트랜지스터(M2)는 톱 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 갖는다. 본 명세서 등에서는, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 갖는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자에 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)에 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)에 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)에 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)에 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)에 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)에 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자에 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 16의 (E)에 도시된 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)에 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 16의 (F)에 도시된 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 갖지 않는 트랜지스터(M2)로 구성된 메모리 셀이어도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 16의 (G)에 도시된 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 작게 할 수 있다. 이에 의하여, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 줄일 수 있다. 또는 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 작기 때문에, 메모리 셀(1474)에서 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475) 내지 메모리 셀(1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형이어도 좋고, p채널형이어도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높은 경우가 있다. 따라서 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 축소하여, 기억 장치의 고집적화를 도모할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2) 및 트랜지스터(M3)로서 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
또한 도 16의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 도시하였다. 도 16의 (H)에 도시된 메모리 셀(1478)은 트랜지스터(M4) 내지 트랜지스터(M6) 및 용량 소자(CC)를 갖는다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL), 배선(RWL), 배선(WWL), 배선(BGL), 및 배선(GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL), 배선(WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 갖는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 갖지 않아도 된다.
또한 트랜지스터(M5), 트랜지스터(M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4) 내지 트랜지스터(M6)가 OS 트랜지스터이어도 좋다. 이 경우, 메모리 셀 어레이(1470)의 회로를 n형 트랜지스터만을 사용하여 구성할 수 있다.
앞의 실시형태에서 설명한 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5), 트랜지스터(M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 작게 할 수 있다.
또한 본 실시형태에서 설명한 주변 회로(1411), 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 17의 (A) 및 (B)를 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 17의 (A)에 도시된 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 갖는다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 17의 (B)에 도시된 바와 같이, 인쇄 회로 기판(Printed Circuit Board: PCB)(1201)의 제 1 면에 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 마더보드(1203)에 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어 DRAM(1221)에 앞의 실시형태에서 설명한 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)에 앞의 실시형태에서 설명한 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 갖는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 갖는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는 CPU(1211) 및 GPU(1212)에 공통된 메모리가 칩(1200)에 제공되어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있다.
또한 CPU(1211) 및 GPU(1212)가 동일한 칩에 제공되면, CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있기 때문에, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 갖는 메모리 간의 데이터 전송, 그리고 GPU(1212)에서의 연산 후의, GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 갖는다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 갖는다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 갖는다. 컨트롤러에는 마우스, 키보드, 게임용 컨트롤러 등이 포함된다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크용 회로를 갖는다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 프로세스로 형성할 수 있다. 그러므로 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 프로세스를 증가시킬 필요가 없어, 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 갖는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)를 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 갖기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말기, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대용 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 합성곱 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 방법을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태, 실시예 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 앞의 실시형태에서 설명한 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서 컴퓨터에는, 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함된다. 또는 앞의 실시형태에서 설명한 반도체 장치는, 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 18의 (A) 내지 (E)에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 도시하였다. 예를 들어, 앞의 실시형태에서 설명한 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 18의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 갖는다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 메모리 칩(1105) 등에 앞의 실시형태에서 설명한 반도체 장치를 포함시킬 수 있다.
도 18의 (B)는 SD 카드의 외관의 모식도이고, 도 18의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 갖는다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 갖는 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 메모리 칩(1114) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
도 18의 (D)는 SSD의 외관의 모식도이고, 도 18의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 갖는다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 메모리 칩(1154) 등에 앞의 실시형태에서 설명한 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 19에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 갖는 전자 기기의 구체적인 예를 도시하였다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 정보 단말기용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 전자책 단말기, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다. 또한 본 발명의 일 형태에 따른 GPU 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 19의 (A) 내지 (H)에 전자 기기의 예를 도시하였다.
[정보 단말기]
도 19의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)를 도시하였다. 정보 단말기(5100)는 하우징(5101)과 표시부(5102)를 갖고, 입력용 인터페이스로서 터치 패널이 표시부(5102)에 제공되고, 버튼이 하우징(5101)에 제공된다.
정보 단말기(5100)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5102)에 표시하는 애플리케이션, 표시부(5102)에 갖는 터치 패널에 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5102)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
도 19의 (B)에는 노트북형 정보 단말기(5200)를 도시하였다. 노트북형 정보 단말기(5200)는 정보 단말기의 본체(5201)와, 표시부(5202)와, 키보드(5203)를 갖는다.
노트북형 정보 단말기(5200)는 상술한 정보 단말기(5100)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 노트북형 정보 단말기(5200)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 위에서는 전자 기기로서 스마트폰 및 노트북형 정보 단말기를 예로 들어 각각 도 19의 (A), (B)에 도시하였지만, 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기를 적용할 수도 있다. 스마트폰 및 노트북형 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 데스크톱형 정보 단말기, 워크스테이션 등이 있다.
[게임기]
도 19의 (C)는 게임기의 일례인 휴대용 게임기(5300)를 도시한 것이다. 휴대용 게임기(5300)는 하우징(5301), 하우징(5302), 하우징(5303), 표시부(5304), 접속부(5305), 조작 키(5306) 등을 갖는다. 하우징(5302) 및 하우징(5303)은 하우징(5301)에서 떼어낼 수 있다. 하우징(5301)에 제공된 접속부(5305)를 다른 하우징(도시하지 않았음)에 장착함으로써, 표시부(5304)에 출력되는 영상을 다른 영상 기기(도시하지 않았음)에 출력할 수 있다. 이때 하우징(5302) 및 하우징(5303)은 각각 조작부로서 기능할 수 있다. 이에 의하여, 복수의 플레이어가 동시에 게임을 할 수 있다. 하우징(5301), 하우징(5302), 및 하우징(5303)의 기판에 제공된 칩 등에 앞의 실시형태에서 설명한 칩을 포함시킬 수 있다.
또한 도 19의 (D)는 게임기의 일례인 거치형 게임기(5400)를 도시한 것이다. 거치형 게임기(5400)에는 무선 또는 유선으로 컨트롤러(5402)가 접속된다.
휴대용 게임기(5300), 거치형 게임기(5400) 등의 게임기에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 게임기를 실현할 수 있다. 또한 소비전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대용 게임기(5300)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 갖는 휴대용 게임기(5300)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 갖는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5300)에 인공 지능을 적용함으로써, 게임의 프로그램에 의하여 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 질문하는 내용, 게임의 진행 상황, 게임 중에 이벤트가 발생하는 타이밍, 게임에 등장하는 인물의 언동 등은 게임의 프로그램에 의하여 한정되지 않고 변화시켜 표현할 수 있게 된다.
또한 휴대용 게임기(5300)로 복수의 플레이어를 필요로 하는 게임을 하는 경우에는, 인공 지능이 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 19의 (C), (D)에서는, 게임기의 일례로서 휴대용 게임기 및 거치형 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[대형 컴퓨터]
본 발명의 일 형태의 GPU 또는 칩은 대형 컴퓨터에 적용될 수 있다.
도 19의 (E)는 대형 컴퓨터의 일례인 슈퍼컴퓨터(5500)를 도시한 것이다. 도 19의 (F)는 슈퍼컴퓨터(5500)가 갖는 랙 마운트형 계산기(5502)를 도시한 것이다.
슈퍼컴퓨터(5500)는 랙(5501)과, 복수의 랙 마운트형 계산기(5502)를 갖는다. 또한 복수의 계산기(5502)는 랙(5501)에 격납되어 있다. 또한 계산기(5502)에는 복수의 기판(5504)이 제공되고, 상기 기판 위에 앞의 실시형태에서 설명한 GPU 또는 칩을 탑재할 수 있다.
슈퍼컴퓨터(5500)는 주로 과학 기술 계산에 이용되는 대형 컴퓨터이다. 과학 기술 계산에서는 방대한 연산을 고속으로 처리할 필요가 있기 때문에, 소비전력이 높고, 칩의 발열이 크다. 슈퍼컴퓨터(5500)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 슈퍼컴퓨터를 실현할 수 있다. 또한 소비전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
도 19의 (E), (F)에서는 대형 컴퓨터의 일례로서 슈퍼컴퓨터를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터는 이들에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩이 적용되는 대형 컴퓨터로서는, 예를 들어, 서비스를 제공하는 컴퓨터(서버), 대형 범용 컴퓨터(메인 프레임) 등이 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 19의 (G)는 이동체의 일례인 자동차의 실내에서의 앞유리 주변을 도시한 것이다. 도 19의 (G)에서는 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차의 외측에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 가려진 시계(사각(死角))를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[전자 제품]
도 19의 (H)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 갖는다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 갖는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
전자 제품의 일례로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태, 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 절연막 내의 수소 농도를 평가하였다. 구체적으로는, 절연막을 성막한 시료(시료 1A 내지 시료 4A)를 제작하고, SIMS를 사용하여 상기 절연막 내의 수소 농도를 측정하였다.
먼저, 시료 1A 내지 시료 4A의 제작 방법에 대하여 설명한다.
시료 1A의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판 위에 CVD법에 의하여 산화질화 실리콘막을 500nm의 막 두께로 성막하였다. 이상의 공정을 통하여 시료 1A를 얻었다.
다음으로, 시료 2A의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판 위에 스퍼터링법에 의하여 산화 실리콘막을 300nm의 막 두께로 성막하였다. 이상의 공정을 통하여 시료 2A를 얻었다.
다음으로, 시료 3A의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판의 표면을 염화 수소(HCl) 분위기에서 열처리하고, 기판 위에 100nm의 산화 실리콘막을 형성하였다. 다음으로, 상기 산화 실리콘막 위에 CVD법에 의하여 질화 실리콘막을 500nm의 막 두께로 성막하였다. 이상의 공정을 통하여 시료 3A를 얻었다.
다음으로, 시료 4A의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판의 표면을 염화 수소(HCl) 분위기에서 열처리하고, 기판 위에 100nm의 산화 실리콘막을 형성하였다. 다음으로, 상기 산화 실리콘막 위에 스퍼터링법에 의하여 질화 실리콘막을 50nm의 막 두께로 성막하고, 상기 질화 실리콘막 위에 스퍼터링법에 의하여 질화 실리콘막을 50nm의 막 두께로 성막하였다. 이상의 공정을 통하여 시료 4A를 얻었다.
제작한 시료 1A 내지 시료 4A에 대하여 SIMS 분석 장치를 사용하여 수소 농도를 평가하였다. 또한 분석은 시료의 표면 측에서 수행하였다. SIMS 분석의 결과를 도 20의 (A), (B), 및 도 21에 나타내었다.
도 20의 (A)는 시료 1A의 SIMS 분석의 결과를 나타낸 것이고, CVD법에 의하여 성막한 산화질화 실리콘막(SiON)의 깊이 방향에서의 수소 농도 프로파일을 나타낸 것이다. 또한 도 20의 (B)는 시료 2A의 SIMS 분석의 결과를 나타낸 것이고, 스퍼터링법에 의하여 성막한 산화 실리콘막(SiOx)의 깊이 방향에서의 수소 농도 프로파일을 나타낸 것이다. 도 20의 (A), (B)에서 가로축은 시료의 막 표면에 수직인 방향의 깊이[nm]를 나타내고, 세로축은 막 내의 수소 농도[atoms/cm3]를 나타낸다. 또한 본 명세서에서 SIMS에서의 깊이란, 산화 실리콘막의 에칭 레이트에서 대략 계산한 값이고, 실제의 깊이와는 차이가 생기기 때문에, 단지 참고로만 사용한다. 또한 도 20의 (A), (B)에서는 산화질화 실리콘막 내 및 산화 실리콘막 내의 수소 농도를 정량하였다.
도 20의 (A)에 따르면, 깊이(가로축) 50nm 내지 250nm의 범위에서 CVD법에 의하여 성막한 산화질화 실리콘막 내의 평균 수소 농도는 약 7Х1020atoms/cm3이었다. 또한 도 20의 (B)에 따르면, 깊이(가로축) 50nm 내지 250nm의 범위에서 스퍼터링법에 의하여 성막한 산화 실리콘막 내의 평균 수소 농도는 약 6Х1019atoms/cm3이었다. 즉, 스퍼터링법에 의하여 성막한 산화 실리콘막 내의 수소 농도는, CVD법에 의하여 성막한 산화질화 실리콘막 내의 수소 농도보다 낮다는 것을 알 수 있었다. 따라서 산화 실리콘막을 스퍼터링법에 의하여 성막함으로써, 상기 산화 실리콘막 내의 수소 농도를 낮출 수 있다.
도 21은 시료 3A 및 시료 4A의 SIMS 분석의 결과를 나타낸 것이고, CVD법 또는 스퍼터링법에 의하여 성막한 질화 실리콘막(SiNx)의 깊이 방향에서의 수소 농도 프로파일을 나타낸 것이다. 도 21에서 가로축은 시료의 막 표면에 수직인 방향의 깊이[nm]를 나타내고, 세로축은 막 내의 수소 농도[atoms/cm3]를 나타낸다. 또한 도 21에서는 시료 3A 및 시료 4A의 산화 실리콘의 상면의 위치가 정렬되도록 수소 농도 프로파일을 나타내었다. 또한 도 21에서는 질화 실리콘막 내의 수소 농도를 정량하였다.
도 21에 따르면, 깊이(가로축) 40nm 내지 60nm의 범위에서 CVD법에 의하여 성막한 질화 실리콘막 내의 평균 수소 농도는 약 8Х1021atoms/cm3이었다. 또한 깊이(가로축) 40nm 내지 60nm의 범위에서 스퍼터링법에 의하여 성막한 질화 실리콘막 내의 평균 수소 농도는 약 8Х1019atoms/cm3이었다. 즉, 스퍼터링법에 의하여 성막한 질화 실리콘막 내의 수소 농도는, CVD법에 의하여 성막한 질화 실리콘막 내의 수소 농도보다 낮다는 것을 알 수 있었다. 따라서 질화 실리콘막을 스퍼터링법에 의하여 성막함으로써, 상기 질화 실리콘막 내의 수소 농도를 낮출 수 있다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는 절연막의 수소 투과성을 평가하였다. 구체적으로는, 중수소를 포함하는 절연막과, 정량층인 절연막 사이에, 수소 투과성을 평가하는 절연막을 제공한 시료(시료 2B 내지 시료 7B) 및 상기 절연막을 제공하지 않은 시료(시료 1B)를 제작하고, SIMS를 사용하여 정량층인 절연막 내의 중수소 농도를 측정하였다.
먼저, 시료 1B 내지 시료 7B의 제작 방법에 대하여 설명한다.
시료 1B의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판의 표면을 염화 수소(HCl) 분위기에서 열처리하고, 기판 위에 100nm의 산화 실리콘막을 형성하였다. 다음으로, 상기 산화 실리콘막 위에 CVD법에 의하여 제 1 산화질화 실리콘막을 100nm의 막 두께로 형성하였다. 또한 제 1 산화질화 실리콘막은 실레인(SiH4) 가스, 일산화 이질소(N2O) 가스, 및 중수소(D2)를 5% 포함하는 아르곤 가스를 사용하여 성막함으로써, 상기 막 내에 자연 존재비 이상의 비율로 중수소를 포함시킬 수 있다.
다음으로, 제 1 산화질화 실리콘막 위에 CVD법에 의하여 제 2 산화질화 실리콘막을 100nm의 막 두께로 형성하였다. 또한 제 2 산화질화 실리콘막을 실레인(SiH4) 가스 및 일산화 이질소(N2O) 가스를 사용하여 성막함으로써, 중수소가 상기 막 내에 대략 자연 존재비로 혼입된다. 이상의 공정을 통하여 시료 1B를 얻었다.
다음으로, 시료 2B의 제작 방법에 대하여 설명한다. 시료 1B와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막, 제 1 산화질화 실리콘막을 형성하였다. 다음으로, 제 1 산화질화 실리콘막 위에 ALD법에 의하여 산화 알루미늄막을 10nm의 막 두께로 형성하였다. 이어서, 산화 알루미늄막 위에 시료 1B와 같은 방법으로 제 2 산화질화 실리콘막을 100nm의 막 두께로 형성하였다. 이상의 공정을 통하여 시료 2B를 얻었다.
다음으로, 시료 3B의 제작 방법에 대하여 설명한다. 시료 2B와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막, 제 1 산화질화 실리콘막, 산화 알루미늄막, 및 제 2 산화질화 실리콘막을 형성하였다. 다음으로, 질소 분위기에 있어서 400℃의 온도에서 4시간 가열 처리를 수행하였다. 이상의 공정을 통하여 시료 3B를 얻었다.
다음으로, 시료 4B의 제작 방법에 대하여 설명한다. 시료 1B와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막, 제 1 산화질화 실리콘막을 형성하였다. 다음으로, 제 1 산화질화 실리콘막 위에 스퍼터링법에 의하여 질화 실리콘막을 10nm의 막 두께로 형성하였다. 이어서, 상기 질화 실리콘막 위에 시료 1B와 같은 방법으로 제 2 산화질화 실리콘막을 100nm의 막 두께로 형성하였다. 이상의 공정을 통하여 시료 4B를 얻었다.
다음으로, 시료 5B의 제작 방법에 대하여 설명한다. 시료 4B와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막, 제 1 산화질화 실리콘막, 질화 실리콘막, 및 제 2 산화질화 실리콘막을 형성하였다. 다음으로, 질소 분위기에 있어서 400℃의 온도에서 4시간 가열 처리를 수행하였다. 이상의 공정을 통하여 시료 5B를 얻었다.
다음으로, 시료 6B의 제작 방법에 대하여 설명한다. 시료 1B와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막, 제 1 산화질화 실리콘막을 형성하였다. 다음으로, 제 1 산화질화 실리콘막 위에 CVD법에 의하여 질화 실리콘막을 10nm의 막 두께로 형성하였다. 이어서, 상기 질화 실리콘막 위에 시료 1B와 같은 방법으로 제 2 산화질화 실리콘막을 100nm의 막 두께로 형성하였다. 이상의 공정을 통하여 시료 6B를 얻었다.
다음으로, 시료 7B의 제작 방법에 대하여 설명한다. 시료 6B와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막, 제 1 산화질화 실리콘막, 질화 실리콘막, 및 제 2 산화질화 실리콘막을 형성하였다. 다음으로, 질소 분위기에 있어서 400℃의 온도에서 4시간 가열 처리를 수행하였다. 이상의 공정을 통하여 시료 7B를 얻었다.
이러한 식으로 시료 1B 내지 시료 7B를 제작하였다. 각 시료의 처리 조건을 정리한 것을 표 1에 나타내었다.
[표 1]
Figure pct00001
제작한 시료 1B 내지 시료 7B에 대하여 SIMS 분석 장치를 사용하여 제 2 산화질화 실리콘막 내의 중수소 농도를 평가하였다. 또한 분석은 시료의 표면 측에서 수행하였다. SIMS 분석의 결과를 도 22의 (A), (B), 도 23의 (A), 및 (B)에 나타내었다. 도 22의 (A), (B), 도 23의 (A), 및 (B)에서의 점선은 수소의 백그라운드 레벨(BG)을 나타낸다. 도 22의 (A), (B), 도 23의 (A), 및 (B)에서 가로축은 시료의 막 표면에 수직인 방향의 깊이[nm]를 나타내고, 세로축은 막 내의 중수소 농도[atoms/cm3]를 나타낸다. 또한 도 22의 (A), (B), 도 23의 (A), 및 (B)에서는 제 2 산화질화 실리콘막 내의 중수소 농도를 정량하였다.
도 22의 (A)는 시료 1B의 SIMS 분석의 결과를 나타낸 것이고, 제 1 산화질화 실리콘막 위의 제 2 산화질화 실리콘막의 깊이 방향에서의 중수소 농도 프로파일을 나타낸 것이다.
도 22의 (A)에 따르면, 시료 1B에서의 제 2 산화질화 실리콘막 내의 중수소 농도는, 제 2 산화질화 실리콘막과 제 1 산화질화 실리콘막의 계면에 가까울수록 높아졌다. 따라서 제 2 산화질화 실리콘막의 형성 중에 기판에 가해지는 온도에 의하여 제 1 산화질화 실리콘막 내에 포함되는 중수소가 제 2 산화질화 실리콘막 내로 확산되는 것을 알 수 있었다.
도 22의 (B)는 시료 2B 및 시료 3B의 SIMS 분석의 결과를 나타낸 것이고, 산화 알루미늄막(ALD-AlOx) 위의 제 2 산화질화 실리콘막의 깊이 방향에서의 중수소 농도 프로파일을 나타낸 것이다. 도 22의 (B)에서 실선은 시료 2B의 중수소 농도 프로파일을 나타내고, 파선은 시료 3B의 중수소 농도 프로파일을 나타낸다.
도 22의 (B)에 따르면, 시료 2B에서의 제 2 산화질화 실리콘막 내의 중수소 농도는 상기 막의 깊이 방향에서 거의 같았다. 시료 1B 및 시료 2B의 SIMS 분석의 결과로부터, 제 1 산화질화 실리콘막과 제 2 산화질화 실리콘막 사이에 산화 알루미늄막을 제공하면, 제 2 산화질화 실리콘막의 형성 중에 기판에 가해지는 온도에 의해서는, 제 1 산화질화 실리콘막 내에 포함되는 중수소가 제 2 산화질화 실리콘막 내로 확산되기 어렵다는 것을 알 수 있었다.
도 23의 (A)는 시료 4B 및 시료 5B의 SIMS 분석의 결과를 나타낸 것이고, 스퍼터링법에 의하여 성막한 질화 실리콘막(SP-SiNx) 위의 제 2 산화질화 실리콘막의 깊이 방향에서의 중수소 농도 프로파일을 나타낸 것이다. 도 23의 (A)에서 실선은 시료 4B의 중수소 농도 프로파일을 나타내고, 파선은 시료 5B의 중수소 농도 프로파일을 나타낸다.
도 23의 (A)에 따르면, 시료 5B에서의 제 2 산화질화 실리콘막 내의 중수소 농도는, 시료 4B에서의 제 2 산화질화 실리콘막 내의 중수소 농도와 실질적으로 같았다. 따라서 제 1 산화질화 실리콘막과 제 2 산화질화 실리콘막 사이에 스퍼터링법에 의하여 성막한 질화 실리콘막을 제공함으로써, 가열 처리를 수행하여도 제 1 산화질화 실리콘막 내에 포함되는 중수소가 제 2 산화질화 실리콘막 내로 확산되기 어렵다는 것을 알 수 있었다. 즉, 스퍼터링법에 의하여 성막한 질화 실리콘막은 수소 투과성이 낮다는 것을 알 수 있다.
도 23의 (B)는 시료 6B 및 시료 7B의 SIMS 분석의 결과를 나타낸 것이고, CVD법에 의하여 성막한 질화 실리콘막(CVD-SiNx) 위의 제 2 산화질화 실리콘막의 깊이 방향에서의 중수소 농도 프로파일을 나타낸 것이다. 도 23의 (B)에서 실선은 시료 6B의 중수소 농도 프로파일을 나타내고, 파선은 시료 7B의 중수소 농도 프로파일을 나타낸다.
도 23의 (B)에 따르면, 시료 7B에서의 제 2 산화질화 실리콘막 내의 중수소 농도는, 시료 6B에서의 제 2 산화질화 실리콘막 내의 중수소 농도와 실질적으로 같았다. 따라서 제 1 산화질화 실리콘막과 제 2 산화질화 실리콘막 사이에 CVD법에 의하여 성막한 질화 실리콘막을 제공함으로써, 가열 처리를 수행하여도 제 1 산화질화 실리콘막 내에 포함되는 중수소가 제 2 산화질화 실리콘막 내로 확산되기 어렵다는 것을 알 수 있었다. 즉, CVD법에 의하여 성막한 질화 실리콘막은 수소 투과성이 낮다는 것을 알 수 있다.
또한 도 22의 (A), (B)에 따르면, 시료 3B에서의 제 2 산화질화 실리콘막 내의 중수소 농도는, 시료 1B에서의 제 2 산화질화 실리콘막 내의 중수소 농도보다 높았다. 또한 시료 2B 내지 시료 7B의 SIMS 분석의 결과로부터, 질화 실리콘막의 수소 투과성은 산화 알루미늄막보다 낮다는 것을 알 수 있다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 3)
본 실시예에서는, 절연막에 포함되는 과잉 산소를 평가하였다. 구체적으로는, 절연막이 성막된 시료(시료 1C 내지 시료 4C)를 제작하고, TDS 분석을 사용하여 시료로부터 방출되는 산소 분자의 양을 산출하였다.
먼저, 시료 1C 내지 시료 4C의 제작 방법에 대하여 설명한다.
시료 1C의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판의 표면을 염화 수소(HCl) 분위기에서 열처리하고, 기판 위에 100nm의 산화 실리콘막을 형성하였다. 다음으로, 상기 산화 실리콘막 위에 CVD법에 의하여 산화질화 실리콘막을 100nm의 막 두께로 형성하였다. 이상의 공정을 통하여 시료 1C를 얻었다.
다음으로, 시료 2C의 제작 방법에 대하여 설명한다. 실리콘을 포함하는 기판의 표면을 염화 수소(HCl) 분위기에서 열처리하고, 기판 위에 100nm의 제 1 산화 실리콘막을 형성하였다. 이어서, 제 1 산화 실리콘막 위에 스퍼터링법에 의하여 제 2 산화 실리콘막을 100nm의 막 두께로 형성하였다. 이상의 공정을 통하여 시료 2C를 얻었다.
다음으로, 시료 3C의 제작 방법에 대하여 설명한다. 시료 1C와 마찬가지로 실리콘을 포함하는 기판 위에 산화 실리콘막을 형성하였다. 다음으로, 상기 산화 실리콘막 위에 ALD법에 의하여 제 1 산화 알루미늄막을 5nm의 막 두께로 형성하였다. 이어서, 제 1 산화 알루미늄막 위에 CVD법에 의하여 산화질화 실리콘막을 60nm의 막 두께로 형성하였다. 다음으로, 상기 산화질화 실리콘막 위에 스퍼터링법에 의하여 제 2 산화 알루미늄막을 40nm의 막 두께로 형성하였다. 그리고 웨트 에칭법에 의하여 제 2 산화 알루미늄막을 제거하였다. 이상의 공정을 통하여 시료 3C를 얻었다.
다음으로, 시료 4C의 제작 방법에 대하여 설명한다. 시료 2C와 마찬가지로 실리콘을 포함하는 기판 위에 제 1 산화 실리콘막을 형성하고, 시료 3C와 같은 방법으로 제 1 산화 실리콘막 위에 제 1 산화 알루미늄막을 형성하였다. 다음으로, 제 1 산화 알루미늄막 위에 스퍼터링법에 의하여 제 2 산화 실리콘막을 60nm의 막 두께로 형성하였다. 이어서, 시료 3C와 같은 방법으로 제 2 산화 실리콘막 위에 제 2 산화 알루미늄막을 형성한 후, 제 2 산화 알루미늄막을 제거하였다. 이상의 공정을 통하여 시료 4C를 얻었다.
이러한 식으로 시료 1C 내지 시료 4C를 제작하였다. 각 시료의 처리 조건을 정리한 것을 표 2에 나타내었다.
[표 2]
Figure pct00002
제작한 시료 1C 내지 시료 4C에 대하여 TDS 분석을 수행하였다. TDS 분석에서는, 1분에 30℃의 속도로 기판 온도를 50℃에서 600℃까지 상승시키고, 질량 전하비(m/z)가 32인 가스의 이탈량(방출량이라고도 함)을 측정하였다. 또한 질량 전하비(m/z)가 32인 가스는 주로 산소 분자이다. TDS 분석의 결과를 도 24의 (A), (B), 도 25의 (A), 및 (B)에 나타내었다.
도 24의 (A)는 시료 1C의 m/z=32에서의 TDS 스펙트럼을 나타낸 것이고, 도 24의 (B)는 시료 2C의 m/z=32에서의 TDS 스펙트럼을 나타낸 것이다. 도 24의 (A), (B)에서 가로축은 기판 온도[℃]를 나타내고, 세로축은 검출 강도[임의 단위]를 나타낸다.
도 24의 (A)에 따르면, 시료 1C에서는 측정 온도 범위에서 피크가 관측되지 않았다. 또한 도 24의 (B)에 따르면, 시료 2C에서는 측정 온도 범위에서 피크가 관측되었다. 따라서 제 2 산화 실리콘막에서는 상기 막 내에 포함되는 산소의 일부가 가열에 의하여 산소 분자로서 이탈된다고 할 수 있다.
또한 가열에 의하여 이탈되는 산소 분자의 총량은, TDS 분석의 결과를 나타내는 곡선에서의 적분값에 상당한다. 기판 온도가 50℃에서 550℃까지의 범위에서의 산소 분자의 이탈량은 시료 2C에서는 1.1Х1015molecules/cm2이었다.
따라서 스퍼터링법에 의하여 성막한 산화 실리콘막은 과잉 산소를 포함하는 것을 알 수 있었다.
도 25의 (A)는 시료 3C의 m/z=32에서의 TDS 스펙트럼을 나타낸 것이고, 도 25의 (B)는 시료 4C의 m/z=32에서의 TDS 스펙트럼을 나타낸 것이다. 도 25의 (A), (B)에서 가로축은 기판 온도[℃]를 나타내고, 세로축은 검출 강도[임의 단위]를 나타낸다.
도 25의 (A), (B)에 따르면, 시료 3C 및 시료 4C 모두에서 측정 온도 범위에서 피크가 관측되었다. 따라서 산화질화 실리콘막 및 제 2 산화 실리콘막에서는 상기 막 내에 포함되는 산소의 일부가 가열에 의하여 산소 분자로서 이탈된다고 할 수 있다.
또한 상기 방법으로 산출한, 기판 온도가 50℃에서 600℃까지의 범위에서의 산소 분자의 이탈량은 시료 3C에서는 2.3Х1015molecules/cm2이고, 시료 4C에서는 2.7Х1015molecules/cm2이었다.
따라서 산화질화 실리콘막 또는 산화 실리콘막 위에 스퍼터링법에 의하여 산화 알루미늄막을 성막함으로써, 산화질화 실리콘막 또는 산화 실리콘막에 과잉 산소 영역을 형성할 수 있다는 것을 알 수 있었다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 4)
본 실시예에서는, 앞의 실시형태에서 설명한 트랜지스터를 제작하고, 데이터 유지 시간 및 동작 주파수를 추정하고, 신뢰성을 평가하였다. 데이터 유지 시간 및 동작 주파수는, 상기 트랜지스터에 용량 소자가 제공된 DOSRAM을 상정하여 추정하였다.
본 실시예에서는, 도 2의 (A) 내지 (C)에 도시된 트랜지스터(200)와 같은 구성을 갖는 트랜지스터를 2.0개/μm2의 밀도로 배치한 시료 D를 제작하고, 시료 D의 전기 특성을 측정하고, 그 전기 특성에서 데이터 유지 시간 및 동작 주파수를 추정하고, 신뢰성을 평가하였다.
먼저, 시료 D의 구성에 대하여 설명한다. 도 2의 (A) 내지 (C)에 도시된 바와 같이, 시료 D는 기판(도시하지 않았음) 위에 배치된 절연체(214)와, 절연체(214) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에서 이격되어 배치된 도전체(242a) 및 도전체(242b)와, 도전체(242a), 도전체(242b), 및 절연체(224) 위에 배치된 절연체(254)와, 절연체(254) 위에 배치된 절연체(280)와, 산화물(230b) 위에 배치된 산화물(230c)과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260a) 및 도전체(260b)와, 절연체(280) 및 도전체(260) 위에 배치된 절연체(274)를 갖는다.
절연체(214)로서 막 두께가 40nm인 산화 알루미늄을 사용하였다. 또한 절연체(216)로서 산화질화 실리콘을 사용하였다. 또한 도전체(205)로서 질화 탄탈럼, 질화 타이타늄, 텅스텐, 질화 타이타늄, 텅스텐을 이 순서대로 적층한 도전막을 사용하였다.
절연체(222)로서 ALD법을 사용하여 성막한, 막 두께가 20nm인 산화 하프늄을 사용하였다. 절연체(224)로서 막 두께가 30nm인 산화질화 실리콘을 사용하였다.
산화물(230a)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230a)의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
산화물(230b)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 15nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230b)의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
도전체(242a) 및 도전체(242b)로서는 막 두께가 25nm인 질화 탄탈럼을 사용하였다. 또한 절연체(254)는 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 산화 알루미늄과, 그 위에 ALD법을 사용하여 성막한, 막 두께가 3nm인 산화 알루미늄의 적층막으로 하였다.
절연체(280)는 제 1 층과 제 1 층 위의 제 2 층의 적층막으로 하였다. 절연체(280)의 제 1 층으로서는, RF 스퍼터링법을 사용하여 성막한, 막 두께가 60nm인 산화 실리콘을 사용하였다. 절연체(280)의 제 1 층의 성막에서는 SiO2 타깃을 사용하고, 성막 가스로서 산소 가스 50sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 1500W로 하고, 기판 온도를 170℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다. 절연체(280)의 제 2 층으로서는, PECVD법을 사용하여 성막한 산화질화 실리콘을 사용하였다.
산화물(230c)은 제 1 층과 제 1 층 위의 제 2 층의 적층막으로 하였다. 산화물(230c)의 제 1 층으로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 3nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 제 1 층의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
산화물(230c)의 제 2 층으로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 3nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 제 2 층의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
절연체(250)로서 막 두께가 6nm인 산화질화 실리콘을 사용하였다. 또한 도전체(260a)로서 막 두께가 5nm인 질화 타이타늄을 사용하였다. 또한 도전체(260b)로서 텅스텐을 사용하였다.
절연체(274)로서, RF 스퍼터링법을 사용하여 성막한, 막 두께가 40nm인 산화 알루미늄을 사용하였다. 절연체(274)에는 Al2O3 타깃을 사용하고, 성막 가스로서 아르곤 가스 25sccm, 산소 가스 25sccm을 사용하고, 성막 압력을 0.4Pa로 하고, 성막 전력을 2500W로 하고, 기판 온도를 250℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
상술한 구성을 갖는 시료 D는, 채널 길이가 60nm이고 채널 폭이 60nm가 되도록 설계하였다. 또한 시료 D는 트랜지스터(200)와 마찬가지로, 상기 구성에 더하여 도전체(240), 절연체(241), 절연체(281) 등을 갖는다. 또한 시료 D에는 제작 후에 질소 분위기에 있어서 400℃의 온도에서 4시간의 열처리를 수행하였다.
다음으로, 시료 D의 트랜지스터에 용량 소자(유지 용량 3.5fF)가 제공된 DOSRAM을 상정하여, 데이터 유지 시간 및 동작 주파수를 추정하였다. DOSRAM의 메모리 셀로서는, 도 16의 (A)에 도시된 회로를 상정하였다. 여기서, 시료 D는 도 16의 (A)에 도시된 트랜지스터(M1)에 상당한다.
DOSRAM의 데이터 유지 시간을 추정하는 방법에 대하여 설명한다. DOSRAM의 데이터 유지는, 기록 시에 용량 소자에 공급된 전하가 유지됨으로써 수행된다. 그러나 데이터 기록 시에 용량 소자에 공급된 전하는, 용량 소자에 인가되는 전압의 변동에 따라 변동되고, 이것이 허용값을 초과하면, 데이터를 판독할 수 없다. 이하에서는, DOSRAM의 용량 소자에 인가되는 전압의, 데이터 기록 후에서의 변동량의 허용값을 변동 허용 전압이라고 한다. 즉, 데이터 유지 시간이란, DOSRAM이 갖는 용량 소자에 인가되는 전압의 변동량이 변동 허용 전압에 도달하는 데 걸리는 시간이다.
이와 같이, 데이터 유지 기간 중에 용량 소자로부터 방전된 전하는, DOSRAM의 트랜지스터의 누설 전류로서 방출되면 이들이 근사할 수 있다. 이 경우, 용량 소자로부터 방전된 전하량은, 오프 상태의 트랜지스터로부터 누설된 전하량과 같다. 따라서 트랜지스터의 컷오프 전류(Icut)와 데이터 유지 시간(tR)의 곱은, 용량 소자의 유지 용량(Cs)과 변동 허용 전압(ΔV)의 곱과 같다. 그러므로 데이터 유지 시간(tR)을 식(1)으로 나타낼 수 있다.
[수학식 1]
Figure pct00003
여기서, 트랜지스터의 컷오프 전류(Icut)란, 트랜지스터의 톱 게이트 전위가 VG=0V일 때의 드레인 전류(ID)를 말한다.
트랜지스터의 오프 전류가 VG=0V에 도달될 때까지 서브스레숄드 스윙값(Svalue)에 따라 ID가 단조롭게 감소하는 것으로 가정한 경우, 트랜지스터의 컷오프 전류(Icut)는 시프트 전압(Vsh) 및 서브스레숄드 스윙값(Svalue)을 사용하여, 이하에 나타내는 식(2)으로 나타내어질 수 있다.
[수학식 2]
Figure pct00004
여기서 시프트 전압(Vsh)은 트랜지스터의 ID-VG 커브에서, 커브의 기울기가 최대인 점에서의 접선이 ID=1pA인 직선과 교차되는 VG로 정의된다. 또한 서브스레숄드 스윙값(Svalue)은, 드레인 전압이 일정한 상태에서 드레인 전류를 1자릿수 변화시키는 서브스레숄드 영역에서의 톱 게이트 전위의 변화량을 가리킨다.
본 실시예에서는, 데이터 유지 시간을 추정하기 위하여, 시료 D의 3개의 소자에 대하여 ID-VG 측정을 수행하였다. ID-VG 측정은 전원 전압을 3.3V로 하고, 트랜지스터의 드레인 전위(VD)를 +1.2V로 하고, 소스 전위(VS)를 0V로 하고, 톱 게이트 전위(VG)를 -1.0V에서 +3.3V까지 스위핑함으로써 수행하였다. 보텀 게이트 전위(VBG)는 -10.6V로 하였다. 측정 온도는 -40℃, 27℃, 85℃의 3레벨로 하였다. 구체적으로는, 측정 대상의 트랜지스터가 형성된 5인치Х5인치의 기판을 상기 각 온도로 설정한 서모 척(thermochuck) 위에 고정한 상태에서 트랜지스터의 ID-VG 측정을 실시하였다. 또한 보텀 게이트 전위(VBG)=-10.6V는 85℃의 측정에서, 시료 D의 트랜지스터의 유지 시간이 1시간 이상이 되도록 추정한 것이다. 또한 ID-VG 측정에는 Keysight Technologies가 제조한 반도체 파라미터 애널라이저를 사용하였다.
얻어진 ID-VG 커브로부터 트랜지스터의 시프트 전압(Vsh) 및 서브스레숄드 스윙값(Svalue)을 산출하였다. 또한 ID-VG 커브로부터 얻어진 Vsh 및 Svalue로부터, 식(2)을 사용한 외삽에 의하여 Icut을 추정하였다.
또한 본 실시예에서는, 용량 소자의 유지 용량(Cs)을 3.5fF로 하고, 변동 허용 전압(ΔV)을 0.2V로 하였다. 따라서 식(1)에 Icut, Cs, ΔV의 값을 대입함으로써, 유지 시간(tR)을 추정할 수 있다.
다음으로, DOSRAM의 동작 주파수를 추정하는 방법에 대하여 설명한다. DOSRAM의 동작 주파수는 DOSRAM의 데이터 기록 사이클 시간의 역수이다. DOSRAM의 데이터 기록 사이클 시간은 DOSRAM이 갖는 용량 소자의 충전 시간 등에 의하여 설정되는 파라미터이다. 본 실시예에서는, DOSRAM의 데이터 기록 사이클 시간(DOSRAM의 동작 주파수의 역수)의 40%에 상당하는 시간을 DOSRAM이 갖는 용량 소자의 충전 시간으로 설정하였다.
이와 같이, DOSRAM의 동작 주파수는 DOSRAM이 갖는 용량 소자의 충전 시간에 의존한다. 따라서 DOSRAM의 동작 주파수를 추정하는 데 있어, 우선 DOSRAM이 갖는 용량 소자의 충전 시간을 미리 알 필요가 있다. 본 실시예에서는, DOSRAM이 갖는 용량 소자(유지 용량 3.5fF)에 0.52V 이상의 전압(이하, 이 전압을 기록 판정 전압(VCS)이라고 하는 경우가 있음)이 인가된 상태를 상기 용량 소자가 "충전된 상태"라고 정의하였다. 따라서 본 실시예에서는 DOSRAM의 데이터 기록 동작을 시작하고 나서 상기 용량 소자에 인가되는 전압이 기록 판정 전압(VCS)=0.52V에 도달할 때까지의 시간이 DOSRAM이 갖는 용량 소자의 충전 시간에 상당한다.
DOSRAM이 갖는 용량 소자의 충전 시간은, DOSRAM 데이터 기록 시에 DOSRAM이 갖는 트랜지스터의 ID의 크기에 의존한다. 여기서, DOSRAM이 갖는 용량 소자의 충전 모델에 대하여 도 26의 (A)를 사용하여 설명한다. 도 26의 (A)에서는 도 16의 (A)와 마찬가지로 용량 소자(Cs)에 트랜지스터(Tr1)를 통하여 데이터를 기록하는 경우를 상정하였다. D는 드레인을 나타내고, G는 게이트를 나타내고, S는 소스를 나타내고, BG는 백 게이트를 나타낸다. 트랜지스터(Tr1)의 소스의 전위(용량 소자(Cs)에 인가되는 전압)를 VS로 한다. 트랜지스터(Tr1)를 온으로 함으로써, 전류(ID)가 흐르고 용량 소자(Cs)가 충전된다.
DOSRAM의 충전이 시작되고 VS가 기록 판정 전압(VCS)에 도달하였을 때 충전이 완료되었다고 간주한다. 충전 시작부터 충전 완료까지의 시간을 충전 시간(tW)으로 한다(도 26의 (B) 참조). DOSRAM이 갖는 유지 용량(Cs[F])의 용량 소자에 충전되는 전하를 Q[C], 충전 시간을 tW[s], 충전에 의하여 용량 소자에 인가되는 전위를 VCS(=Vs)[V], DOSRAM이 갖는 트랜지스터의 드레인 전류를 ID[A]로 한 경우, 각 파라미터 간에서는 이하의 식(3)의 관계가 이루어진다.
[수학식 3]
Figure pct00005
식(3)을 변형함으로써, DOSRAM이 갖는 용량 소자의 충전 시간(tW)을 이하의 식(4)으로 나타낼 수 있다(도 26의 (C) 참조).
[수학식 4]
Figure pct00006
DOSRAM의 동작 주파수(f)와 충전 시간(tW)의 관계를 식(5)으로 나타낼 수 있다.
[수학식 5]
Figure pct00007
식(5)에서 A는 계수이다. DOSRAM에서는 한 번의 동작의 시간 중, 기록에 걸리는 시간은 40%로 상정되기 때문에, 본 실시예에서는 계수 A를 0.4로 한다.
본 실시예에서는, 동작 주파수를 추정하기 위하여, 시료 D의 3개의 소자에 대하여 ID-VS 측정을 수행하였다. ID-VS 측정은 전원 전압을 3.3V로 하고, 트랜지스터의 톱 게이트 전위(VG)를 +2.97V로 하고, 드레인 전위(Vd)를 +1.08V로 하고, 소스 전위(VS)를 0V에서 +1.2V까지 스위핑함으로써 수행하였다. 보텀 게이트 전위(VBG)는 -10.6V로 하였다. 그 외에, 측정 온도 등의 조건은 상기 ID-VG 측정과 마찬가지로 하였다. 또한 ID-VS 측정에는 Keysight Technologies가 제조한 반도체 파라미터 애널라이저를 사용하였다.
얻어진 ID-VS 커브에서의 기록 판정 전압(VCS)=+0.52V까지의 적분값과, 용량 소자의 유지 용량(Cs)=3.5fF로부터, 식(4)을 사용하여 충전 시간(tW)을 산출할 수 있다.
식(5)에 계수 A 및 충전 시간(tW)을 대입함으로써, 동작 주파수(f)를 추정할 수 있다.
이러한 식으로 -40℃, 27℃, 85℃의 3레벨로 측정한 시료 D의 3개의 소자에 대하여 데이터 유지 시간(tR)과 동작 주파수(f)를 추정한 결과를 도 27에 나타내었다. 도 27에서 가로축은 데이터 유지 시간(tR)[s]을 나타내고, 세로축은 동작 주파수(f)[MHz]를 나타낸다.
도 27에 나타낸 바와 같이, 시료 D는 데이터 유지 시간이 가장 짧아지는 85℃의 측정에서도 데이터 유지 시간이 1시간 이상이었다. 또한 시료 D는 동작 주파수가 가장 작아지는 -40℃의 측정에서도 동작 주파수가 200MHz 이상이었다. 이와 같이, 시료 D의 트랜지스터를 갖는 DOSRAM은, 양호한 데이터 유지 특성 및 동작 주파수 특성을 갖는다.
다음으로, 시료 D의 신뢰성을 평가하였다. 신뢰성 평가는 +GBT(Gate Bias Temperature) 스트레스 시험에 의하여 수행하였다. +GBT 스트레스 시험에서는, 기판을 가열하면서 트랜지스터의 소스 전극으로서 기능하는 도전체(242a), 드레인 전극으로서 기능하는 도전체(242b), 및 제 2 게이트(보텀 게이트) 전극으로서 기능하는 도전체(205)를 같은 전위로 하고, 제 1 게이트(톱 게이트) 전극으로서 기능하는 도전체(260)에는 도전체(242a), 도전체(242b), 및 도전체(205)보다 높은 전위를 일정 시간 인가한다.
본 실시예에 따른 +GBT 스트레스 시험에서는, 설정 온도를 150℃로 하고, 드레인 전위(VD), 소스 전위(VS), 및 보텀 게이트 전위(VBG)를 0V로 하고, 톱 게이트 전위(VG)를 +2.75V로 하여 시료 D에 스트레스를 가하였다.
+GBT 스트레스 시험 중에 일정 시간마다 ID-VG 측정을 수행하였다. ID-VG 측정은 트랜지스터의 드레인 전위(VD)를 +1.2V로 하고, 소스 전위(VS)를 0V로 하고, 보텀 게이트 전위(VBG)를 0V로 하고, 게이트 전위(VG)를 -3.3V에서 +3.3V까지 스위핑함으로써 수행하였다. 또한 ID-VG 측정에는 Keysight Technologies가 제조한 반도체 파라미터 애널라이저를 사용하였다. 또한 +GBT 스트레스 시험에서는, 트랜지스터의 전기 특성의 변동량의 지표로서, 측정 시작부터의 시프트 전압(Vsh)의 변화량을 나타내는 ΔVsh를 사용하였다.
시료 D의 +GBT 스트레스 시험의 결과를 도 28에 나타내었다. 도 28에서 가로축은 스트레스 시간(stress time)[hr]을 나타내고, 세로축은 ΔVsh[mV]를 나타낸다.
도 28에 나타낸 바와 같이, 시료 D는 상기 스트레스가 가해진 상태로 200시간이 경과하여도, 시프트 전압의 변화량(ΔVsh)의 절댓값이 100mV 이하이었다. 또한 +GBT 스트레스 시험에서는, 스트레스 시간에 대한 ΔVsh의 온도 가속성이 확인되었다. 구체적으로는, 설정 온도를 150℃로 한 경우의 ΔVsh가 어떤 값이 될 때까지의 스트레스 시간은, 설정 온도를 125℃로 한 경우의 ΔVsh가 상기 값이 될 때까지의 스트레스 시간의 약 13분의 1배 내지 약 10분의 1배가 된다. 바꿔 말하면, 설정 온도를 125℃에서 150℃까지 상승시키면, 스트레스 시간에 대한 ΔVsh는 약 10배 내지 약 13배로 가속된다. 따라서 스트레스 시간에 대한 ΔVsh의 온도 가속성을 고려하면, 시료 D는 설정 온도를 125℃로 한 상태에서 2000시간 내지 2500시간, ΔVsh의 절댓값이 100mV 이하인 것으로 추정된다.
다음으로, 시료 D와 같은 구조를 갖지만, 제작 후의 열처리를 질소 분위기에 있어서 400℃의 온도에서 8시간 수행한 시료 E를 제작하고, 시료 E의 신뢰성을 평가하였다. 신뢰성 평가는 시료 D와 마찬가지로 +GBT 스트레스 시험에 의하여 수행하였다.
시료 E의 +GBT 스트레스 시험은 복수의 조건에서 수행하였다. 톱 게이트 전위(VG)를 +2.75V로 하는 조건에서는, 설정 온도를 150℃, 175℃, 197℃의 3가지 조건으로 하여 +GBT 시험을 수행하였다. 또한 톱 게이트 전위(VG)를 +3.63V로 하는 조건에서는, 설정 온도를 150℃, 175℃의 2가지 조건으로 하여 +GBT 시험을 수행하였다. 또한 모든 조건에서 시료 D와 마찬가지로, 드레인 전위(VD), 소스 전위(VS), 및 보텀 게이트 전위(VBG)를 0V로 하였다. 또한 모든 조건에서, 시료 E의 2개의 소자에 대하여 +GBT 스트레스 시험을 수행하였다.
또한 시료 D의 측정과 같은 방법으로 +GBT 스트레스 시험 중에 일정 시간마다 ID-VG 측정을 수행하였다.
톱 게이트 전위(VG)를 +2.75V로 하고 설정 온도를 150℃로 하는 조건에서의 시료 E의 +GBT 스트레스 시험의 결과를 도 29에 나타내었다. 도 29에서 가로축은 스트레스 시간(stress time)[hr]을 나타내고, 세로축은 ΔVsh[mV]를 나타낸다.
도 29에 나타낸 바와 같이, 시료 E는 상기 스트레스가 가해진 상태로 336시간이 경과하여도, 시프트 전압의 변화량(ΔVsh)의 절댓값이 100mV 이하이었다.
다른 스트레스 조건에서 측정한 시료 E의 +GBT 스트레스 시험의 결과도, 도 29에 나타낸 바와 같은 스트레스 시간(-ΔVsh)의 플롯으로 표시할 수 있다. 스트레스 시간(-ΔVsh)의 플롯으로부터, ΔVsh의 절댓값이 100mV가 될 때까지의 시간을 산출할 수 있다.
각종 스트레스 조건에서의 시료 E의 +GBT 스트레스 시험의 결과로부터 산출된, ΔVsh의 절댓값이 100mV가 될 때까지의 시간을 플롯한 결과를 도 30에 나타내었다. 도 30에서 가로축은 1000/T[1/K]를 나타내고, 세로축은 ΔVsh의 절댓값이 100mV가 될 때까지의 시간(time)[hr]을 나타낸다. 여기서 T는 시료 E의 +GBT 스트레스 시험에서의 설정 온도를 가리킨다.
톱 게이트 전위(VG)가 +2.75V인 조건의 플롯과, 톱 게이트 전위(VG)가 +3.63V인 조건의 플롯은 각각 곡선이 근사할 수 있다. 도 30에서는, 톱 게이트 전위(VG)가 +2.75V인 조건의 근사 곡선은 점선으로, 톱 게이트 전위(VG)가 +3.63V인 조건의 근사 곡선은 실선으로 나타내었다. 도 30에 나타낸 바와 같이, 양쪽 조건 모두, 근사 곡선은 실질적으로 직선이고, 근사 곡선의 경사는 거의 일정하다.
따라서 설정 온도를 125℃로 한 조건에서의 시료 E의 +GBT 스트레스 시험에서, ΔVsh의 절댓값이 100mV가 될 때까지의 시간을 양쪽의 근사 곡선으로부터 산출할 수 있다. 상기 시간은 톱 게이트 전위(VG)가 +2.75V인 조건에서는 7377시간이고, 톱 게이트 전위(VG)가 +3.63V인 조건에서는 8331시간이었다.
상기로부터, 본 발명의 일 형태에 따른 트랜지스터를 갖는 DOSRAM은 양호한 데이터 유지 특성 및 동작 주파수 특성을 갖는다는 것이 시사되었다. 또한 본 발명의 일 형태에 따른 트랜지스터는 양호한 신뢰성을 갖는다는 것이 시사되었다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 5)
본 실시예에서는, 앞의 실시형태에서 설명한 트랜지스터를 제작하고, 주사 투과형 전자 현미경(STEM: Scanning Transmission Electron Microscope)을 사용하여 관찰을 수행하고, 전기 특성을 측정한 결과에 대하여 설명한다.
본 실시예에서는 도 2의 (A) 내지 (C)에 도시된 트랜지스터(200)와 같은 구성을 갖는 트랜지스터를 2.0개/μm2의 밀도로 배치한 시료 1F 내지 시료 4F를 제작하였다.
먼저, 시료 1F 내지 시료 4F의 구성에 대하여 설명한다. 도 2의 (A) 내지 (C)에 도시된 바와 같이, 시료 1F 내지 시료 4F는 기판(도시하지 않았음) 위에 배치된 절연체(214)와, 절연체(214) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)와, 절연체(224) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b) 위에서 이격되어 배치된 도전체(242a) 및 도전체(242b)와, 도전체(242a), 도전체(242b), 및 절연체(224) 위에 배치된 절연체(254)와, 절연체(254) 위에 배치된 절연체(280)와, 산화물(230b) 위에 배치된 산화물(230c)과, 산화물(230c) 위에 배치된 절연체(250)와, 절연체(250) 위에 배치된 도전체(260a) 및 도전체(260b)와, 절연체(280) 및 도전체(260) 위에 배치된 절연체(274)를 갖는다.
절연체(214)는 질화 실리콘과, 그 위에 성막된 산화 알루미늄의 적층 구조로 하였다. 질화 실리콘은 RF 스퍼터링법을 사용하여 막 두께 20nm로 성막하였다. 산화 알루미늄은 RF 스퍼터링법을 사용하여 막 두께 40nm로 성막하였다.
또한 절연체(216)로서 산화질화 실리콘을 사용하였다. 또한 도전체(205)로서 질화 탄탈럼, 질화 타이타늄, 텅스텐, 질화 타이타늄, 텅스텐을 이 순서대로 적층한 도전막을 사용하였다.
절연체(222)로서 ALD법을 사용하여 성막한, 막 두께가 20nm인 산화 하프늄을 사용하였다. 절연체(224)로서 막 두께가 28nm인 산화질화 실리콘을 사용하였다.
산화물(230a)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230a)의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
산화물(230b)로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 15nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230b)의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
도전체(242a) 및 도전체(242b)로서는 막 두께가 25nm인 질화 탄탈럼을 사용하였다. 또한 절연체(254)는 스퍼터링법을 사용하여 성막한, 막 두께가 5nm인 산화 알루미늄과, 그 위에 ALD법을 사용하여 성막한, 막 두께가 3nm인 산화 알루미늄의 적층막으로 하였다.
절연체(280)는 제 1 층과 제 1 층 위의 제 2 층의 적층막으로 하였다. 절연체(280)의 제 1 층으로서는, RF 스퍼터링법을 사용하여 성막한, 막 두께가 60nm인 산화 실리콘을 사용하였다. 절연체(280)의 제 1 층의 성막에서는 SiO2 타깃을 사용하고, 성막 가스로서 산소 가스 50sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 1500W로 하고, 기판 온도를 170℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다. 절연체(280)의 제 2 층으로서는, PECVD법을 사용하여 성막한 산화질화 실리콘을 사용하였다.
시료 1F 내지 시료 4F의 제작 공정에서도, 도 7의 (A) 내지 (C)에 도시된 바와 같이, 절연체(280) 및 절연체(254)에 산화물(230b)에 도달하는 개구를 형성하고, 채널 에칭을 수행하여 도전체(242a) 및 도전체(242b)를 형성하였다. 채널 에칭 후, 시료 2F 내지 시료 4F에 대하여 질소 분위기에서 1시간의 열처리를 수행하고, 연속하여 산소 분위기에서 1시간의 열처리를 수행하였다. 상기 열처리의 온도는 시료 2F는 300℃로, 시료 3F는 350℃로, 시료 4F는 400℃로 하였다.
산화물(230c)은 제 1 층과 제 1 층 위의 제 2 층의 적층막으로 하였다. 산화물(230c)의 제 1 층으로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 3nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 제 1 층의 성막에서는 In:Ga:Zn=4:2:4.1[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
산화물(230c)의 제 2 층으로서, DC 스퍼터링법을 사용하여 성막한, 막 두께가 3nm인 In-Ga-Zn 산화물을 사용하였다. 또한 산화물(230c)의 제 2 층의 성막에서는 In:Ga:Zn=1:3:4[원자수비]의 산화물 타깃을 사용하고, 성막 가스로서 산소 가스 45sccm을 사용하고, 성막 압력을 0.7Pa로 하고, 성막 전력을 500W로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다.
절연체(250)로서 막 두께가 6nm인 산화질화 실리콘을 사용하였다. 또한 도전체(260a)로서 막 두께가 5nm인 질화 타이타늄을 사용하였다. 또한 도전체(260b)로서 텅스텐을 사용하였다.
절연체(274)는 제 1 층과 제 1 층 위의 제 2 층의 적층막으로 하였다. 절연체(274)의 제 1 층으로서, RF 스퍼터링법을 사용하여 성막한, 막 두께가 40nm인 산화 알루미늄을 사용하였다. 절연체(274)의 제 1 층의 성막에서는 Al2O3 타깃을 사용하고, 성막 가스로서 아르곤 가스 25sccm, 산소 가스 25sccm을 사용하고, 성막 압력을 0.4Pa로 하고, 성막 전력을 2500W로 하고, 기판 온도를 250℃로 하고, 타깃과 기판 사이의 간격을 60mm로 하였다. 절연체(274)의 제 2 층으로서는, RF 스퍼터링법을 사용하여 성막한, 막 두께가 20nm인 질화 실리콘을 사용하였다.
상술한 구성을 갖는 시료 1F 내지 시료 4F는, 채널 길이가 60nm이고 채널 폭이 60nm가 되도록 설계하였다. 또한 시료 1F 내지 시료 4F는 트랜지스터(200)와 마찬가지로, 상기 구성에 더하여 도전체(240), 절연체(241), 절연체(281) 등을 갖는다. 또한 시료 1F 내지 시료 4F에는 제작 후에 질소 분위기에 있어서 400℃의 온도에서 4시간의 열처리를 수행하였다.
제작한 시료 1F 내지 시료 4F에 대하여, Hitachi High Technologies Corporation이 제조한 HD-2700을 사용하여, 가속 전압을 200kV로 하여, 단면 STEM 이미지의 촬영과, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)에 의한 분석을 수행하였다. 도 31의 (A), (B), 도 32의 (A), (B), 도 33의 (A) 내지 (D), 및 도 34의 (A) 내지 (D)에, 촬영한 단면 STEM 이미지 및 EDX 분석의 매핑 이미지를 나타내었다.
도 31의 (A), (B) 및 도 32의 (A), (B)는 채널 길이 방향에서의 위상 콘트라스트 이미지(TE 이미지)를 나타낸 것이다. 또한 도 33의 (A), (C) 및 도 34의 (A), (C)는 채널 길이 방향에서의 Z 콘트라스트 이미지(ZC 이미지)를 나타낸 것이다. 또한 도 33의 (B), (D) 및 도 34의 (B), (D)는 상기 ZC 이미지에 대응하는, EDX 분석에서의 In-L선을 따르는 매핑 이미지를 나타낸 것이다. 시료 1F를 촬영한 것을 도 31의 (A) 및 도 33의 (A), (B)에 나타내었다. 또한 시료 2F를 촬영한 것을 도 31의 (B) 및 도 33의 (C), (D)에 나타내었다. 또한 시료 3F를 촬영한 것을 도 32의 (A) 및 도 34의 (A), (B)에 나타내었다. 또한 시료 4F를 촬영한 것을 도 32의 (B) 및 도 34의 (C), (D)에 나타내었다.
도 31의 (A), (B) 및 도 32의 (A), (B)에 나타낸 바와 같이, 시료 1F 내지 시료 4F에서는, 도전체(242a) 또는 도전체(242b)의 측면, 혹은 도전체(242a) 또는 도전체(242b)와 산화물(230b)의 계면에 산화막이 형성된다. 도 31의 (A), (B) 및 도 32의 (A), (B)에 나타낸 시료 1F 내지 시료 4F의 산화막의 막 두께 D1 내지 막 두께 D3을 측정하였다. 여기서 막 두께 D1은 도전체(242a)의 채널 측의 측면에서의 산화막의 막 두께이다. 막 두께 D2는 도전체(242b)의 단부로부터의 거리가 10nm인 지점에서의, 도전체(242b)와 산화물(230b)의 계면의 산화막의 막 두께이다. 막 두께 D3은 도전체(242b)의 단부로부터의 거리가 50nm인 지점에서의, 도전체(242b)와 산화물(230b)의 계면의 산화막의 막 두께이다. 막 두께 D1 내지 막 두께 D3을 측정한 결과를 표 3에 나타내었다.
[표 3]
Figure pct00008
표 3에 나타낸 바와 같이, 채널 에칭 후의 열처리의 온도가 높은 시료일수록 막 두께 D1 내지 막 두께 D3이 커지는 경향이 있다. 특히, 채널 형성 영역에 가까운 막 두께 D1 및 막 두께 D2에서 이 경향이 현저하다. 한편, 시료 1F 및 시료 2F는 막 두께 D1 및 막 두께 D2가 2.5nm 미만이다. 또한 시료 1F는 막 두께 D1 및 막 두께 D2가 2.1nm 미만이다.
또한 도 33의 (A), (C) 및 도 34의 (A), (C)에 나타낸 바와 같이, 시료 1F 및 시료 2F에서는 현저한 이상이 관찰되지 않는 반면, 시료 3F 및 시료 4F에서는 도전체(242b)의 단부 근방에서의 산화물(230b)의 영역(290)에서 주변보다 어두운 영역이 관찰된다. Z 콘트라스트 이미지에서는 원자 번호가 큰 원자일수록 밝게 관찰된다. 따라서 시료 3F 및 시료 4F의 영역(290)에서는, 산화물(230b)을 구성하는 원자 중 원자 번호가 가장 큰 인듐 원자가 결손되어 있을 가능성이 시사된다.
또한 도 33의 (B), (D) 및 도 34의 (B), (D)에 나타낸 바와 같이, 시료 1F 및 시료 2F에서는 현저한 이상이 관찰되지 않는 반면, 시료 3F 및 시료 4F에서는 영역(290)에서 인듐 원자를 나타내는 휘점이 감소되는 것이 관찰된다. 따라서 채널 에칭 후의 열처리의 온도가 높은 시료 3F 및 시료 4F에서는, 영역(290)에서 인듐 원자가 결손된 것으로 추측된다.
다음으로, 시료 1F 내지 시료 4F에 대하여, Keysight Technologies가 제조한 반도체 파라미터 애널라이저를 사용하여, Id-Vg 특성(드레인 전류-게이트 전압 특성)을 측정하였다. Id-Vg 특성의 측정에서는 드레인 전압(Vd)을 0.1V 또는 1.2V로 하고, 백 게이트 전압(Vbg)을 0V로 하고, 게이트 전압을 -4.0V에서 4.0V까지 0.1V의 스텝으로 스위핑하였다.
도 35의 (A)에 시료 1F, 도 35의 (B)에 시료 2F, 도 35의 (C)에 시료 3F, 도 35의 (D)에 시료 4F의 Id-Vg 특성의 측정 결과를 나타내었다. 각 도면에서 가로축은 게이트 전압(Vg[V])을 나타내고, 제 1 세로축은 드레인 전류(Id[A])를 나타내고, 제 2 세로축은 Vd=1.2V에서의 전계 효과 이동도(μFE[cm2/Vs])를 나타낸다. 또한 Vd=0.1V의 드레인 전류를 가는 실선으로 나타내고, Vd=1.2V의 드레인 전류를 굵은 실선으로 나타내고, Vd=1.2V의 전계 효과 이동도를 굵은 점선으로 나타내었다.
상기 표 3에 시료 1F 내지 시료 4F의 전계 효과 이동도를 나타내었다. 표 3에 나타낸 바와 같이, 막 두께 D1 내지 막 두께 D3이 작고, 영역(290)에서의 인듐 원자의 결손이 관찰되지 않는 시료 1F 및 시료 2F는, 전계 효과 이동도가 10cm2/Vs 이상으로 양호한 전기 특성을 나타낸다. 이와 같이, 막 두께 D1 내지 막 두께 D3은 2.5nm 이하로 하는 것이 바람직하고, 2.1nm 이하로 하는 것이 더 바람직하다. 또한 영역(290)에 인듐 원자가 결손된 영역이 형성되지 않는 것이 바람직하다. 이와 같은 구조로 함으로써, 소스 전극과 드레인 전극 사이에 불필요한 전기 저항이 형성되지 않기 때문에, 트랜지스터(200)의 온 전류 및 전계 효과 이동도를 양호하게 할 수 있다.
본 실시예에 기재된 구성, 방법 등은, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합하여 실시할 수 있다.
10: 절연체, 10a: 절연체, 10b: 절연체, 20: 절연체, 20a: 절연체, 20b: 절연체, 30: 산화물, 40: 도전체, 42: 도전체, 100: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 130: 절연체, 140: 절연체, 150: 절연체, 200: 트랜지스터, 200A: 트랜지스터, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230c1: 산화물, 230c2: 산화물, 230C: 산화막, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242: 도전체, 242a: 도전체, 242A: 도전막, 242b: 도전체, 242B: 도전층, 250: 절연체, 250A: 절연막, 254: 절연체, 254A: 절연막, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260B: 도전막, 274: 절연체, 280: 절연체, 280a: 절연체, 280b: 절연체, 281: 절연체, 290: 영역, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 400: 트랜지스터, 405: 도전체, 430c: 산화물, 431a: 산화물, 431b: 산화물, 432a: 산화물, 432b: 산화물, 440: 도전체, 440a: 도전체, 440b: 도전체, 442: 도전체, 442a: 도전체, 442b: 도전체, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1007: 배선, 1008: 배선, 1009: 배선, 1010: 배선, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 1200: 칩, 1201: PCB, 1202: 범프, 1203: 마더보드, 1204: GPU 모듈, 1211: CPU, 1212: GPU, 1213: 아날로그 연산부, 1214: 메모리 컨트롤러, 1215: 인터페이스, 1216: 네트워크 회로, 1221: DRAM, 1222: 플래시 메모리, 1400: 기억 장치, 1411: 주변 회로, 1420: 행 회로, 1430: 열 회로, 1440: 출력 회로, 1460: 컨트롤 로직 회로, 1470: 메모리 셀 어레이, 1471: 메모리 셀, 1472: 메모리 셀, 1473: 메모리 셀, 1474: 메모리 셀, 1475: 메모리 셀, 1476: 메모리 셀, 1477: 메모리 셀, 1478: 메모리 셀, 5100: 정보 단말기, 5101: 하우징, 5102: 표시부, 5200: 노트북형 정보 단말기, 5201: 본체, 5202: 표시부, 5203: 키보드, 5300: 휴대용 게임기, 5301: 하우징, 5302: 하우징, 5303: 하우징, 5304: 표시부, 5305: 접속부, 5306: 조작 키, 5400: 거치형 게임기, 5402: 컨트롤러, 5500: 슈퍼컴퓨터, 5501: 랙, 5502: 계산기, 5504: 기판, 5701: 표시 패널, 5702: 표시 패널, 5703: 표시 패널, 5704: 표시 패널, 5800: 전기 냉동 냉장고, 5801: 하우징, 5802: 냉장실용 도어, 5803: 냉동실용 도어

Claims (15)

  1. 반도체 장치로서,
    제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖고,
    상기 트랜지스터는 채널 형성 영역에 산화물을 포함하고,
    상기 산화물은 상기 제 1 절연체로 둘러싸이고,
    상기 제 1 절연체는 상기 제 2 절연체로 둘러싸이고,
    상기 제 1 절연체는 상기 제 2 절연체보다 수소 농도가 낮은 영역을 갖는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖고,
    상기 트랜지스터는 채널 형성 영역에 산화물을 포함하고,
    상기 산화물은 상기 제 1 절연체로 둘러싸이고,
    상기 제 1 절연체는 상기 제 2 절연체로 둘러싸이고,
    상기 제 1 절연체는 수소 농도가 1.0Х1020atoms/cm3 미만인 영역을 갖고,
    상기 제 2 절연체는 수소 농도가 5.0Х1020atoms/cm3 미만인 영역을 갖는, 반도체 장치.
  3. 반도체 장치로서,
    제 1 절연체와, 제 2 절연체와, 트랜지스터를 갖고,
    상기 트랜지스터는 채널 형성 영역에 산화물을 포함하고,
    상기 산화물은 상기 제 1 절연체로 둘러싸이고,
    상기 제 1 절연체는 상기 제 2 절연체로 둘러싸이고,
    상기 제 1 절연체는 상기 제 2 절연체보다 수소 농도가 낮으며 상기 제 2 절연체보다 질소 농도가 낮은 영역을 갖는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 절연체는 가열에 의하여 이탈되는 산소량이 산소 분자로 환산하여 2.0Х1014molecules/cm2 이상인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 절연체는 산소와 실리콘을 포함하고,
    상기 제 2 절연체는 질소와 실리콘을 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화물은 인듐과, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석)과, 아연을 포함하는, 반도체 장치.
  7. 제 1 절연체 내지 제 4 절연체와 트랜지스터를 갖는 반도체 장치로서,
    상기 제 1 절연체 및 상기 트랜지스터는 상기 제 2 절연체 위에 제공되고,
    상기 트랜지스터는,
    제 5 절연체와,
    상기 제 5 절연체 위의 제 6 절연체와,
    상기 제 6 절연체 위의 제 1 산화물과,
    상기 제 1 산화물 위의 제 2 산화물과,
    상기 제 2 산화물 위의 제 1 도전체 및 제 2 도전체와,
    상기 제 2 산화물 위의 제 3 산화물과,
    상기 제 3 산화물 위의 제 7 절연체와,
    상기 제 7 절연체 위에 위치하고 상기 제 2 산화물과 중첩되는 제 3 도전체를 갖고,
    상기 제 3 절연체는 상기 제 1 절연체, 상기 제 1 도전체, 및 상기 제 2 도전체 위에 제공되고,
    상기 제 4 절연체는 상기 제 3 절연체, 상기 제 3 산화물, 상기 제 7 절연체, 상기 제 3 도전체의 각각의 상면과 접하고,
    상기 제 3 절연체는 수소 농도가 1.0Х1020atoms/cm3 미만인 영역을 갖고,
    상기 제 3 절연체는 산소와 실리콘을 포함하고,
    상기 제 4 절연체는 수소 농도가 5.0Х1020atoms/cm3 미만인 영역을 갖는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 절연체의 조성은 상기 제 3 절연체와 거의 같고,
    상기 제 2 절연체의 조성은 상기 제 4 절연체와 거의 같은, 반도체 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 4 절연체는 산소와 알루미늄을 포함하는, 반도체 장치.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 제 4 절연체는 질소와 실리콘을 포함하는, 반도체 장치.
  11. 제 7 항 또는 제 8 항에 있어서,
    상기 제 4 절연체는 적층 구조를 갖고,
    상기 제 4 절연체에서 상기 제 3 절연체의 상면과 접하는 제 1 층은 산소와 알루미늄을 포함하고,
    상기 제 1 층 위의 제 2 층은 질소와 실리콘을 포함하는, 반도체 장치.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 절연체는 질소와 실리콘을 포함하는, 반도체 장치.
  13. 제 7 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 산화물은 인듐과, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석)과, 아연을 포함하는, 반도체 장치.
  14. 제 7 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 6 절연체의 조성은 상기 제 3 절연체와 거의 같은, 반도체 장치.
  15. 제 7 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 3 절연체는 가열에 의하여 이탈되는 산소량이 산소 분자로 환산하여 2.0Х1014molecules/cm2 이상인, 반도체 장치.
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