JP6751743B2 - 半導体装置 - Google Patents
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
れる記憶回路を有し、該記憶回路に対する電源電圧の供給を制御(パワーゲーティング)
することが可能な半導体集積回路に関する。
生した時には数素子によって構成されていたものが、現在、CPU(Central P
rocessing Unit)及びDSP(Digital Signal Proc
essor)などは、数千万の素子によって構成されるものも存在している。素子の微細
化、低電圧化によって、素子1個あたりの消費電力は下がってきているが、それ以上に素
子数が増加しているため集積回路全体の消費電力は、増加しつつある。さらに、消費電力
を下げる方法として、部分的にクロックを止めるクロックゲーティング、クロックの周波
数を下げる方法、及び部分的に電源電圧を下げる方法などが開発されている。
放電などに起因した動作電力のみならず、当該素子のオフ状態におけるリーク電流などに
起因した静止電力も含まれる。当該静止電力は、素子数が少ない集積回路においてはほと
んど無視できるが、素子数が膨大な集積回路においては無視できない大きさになる。これ
に対し、集積回路に含まれる回路に対する電源電圧の供給を制御する方法(パワーゲーテ
ィング)が開発されている。これによって、リーク電流による消費電力を低減することが
可能である。
示されている。具体的には、論理回路と、電源供給ラインとの間にトランジスタを有し、
該トランジスタのスイッチングを制御することで当該論理回路に対する電源電圧の供給を
制御することが可能な半導体集積回路が開示されている。
が含まれる場合、パワーゲーティングを行うことによって当該記憶回路の記憶内容が消滅
することになる。実際、現在の半導体集積回路に含まれる論理回路ではレジスタ等の記憶
回路を多用するのは常識となっており、パワーゲーティングを行うことより、記憶内容の
消滅が発生している。この場合、当該記憶回路に対する電源電圧の供給を再開した際には
、再度演算等を行う必要がある。すなわち、同様の演算を2重に行う必要がある。そのた
め、パワーゲーティングを行うことによって得られる消費電力低減効果が希釈されること
になる。また、当該演算が完了するまで当該半導体集積回路の動作を再開することができ
ない。そのため、半導体集積回路の動作が遅延することになる。
ことを課題の一とする。また、本発明の一態様は、半導体集積回路における動作の遅延を
抑制することを課題の一とする。なお、本発明の一態様は、上述した課題の少なくとも一
を解決することを課題とする。
、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタ
がオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる
容量素子とを設けることによって解決することが可能である。なお、当該酸化物半導体は
、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを
特徴とする。このような酸化物半導体によってトランジスタのチャネル形成領域が構成さ
れることで、オフ電流(リーク電流)が極めて低いトランジスタを実現することができる
。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタを
オフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノ
ードの電位を一定又はほぼ一定に保持することが可能である。その結果、記憶回路に対し
て電源電圧の供給が再開された際に再度演算等を行う必要がない。すなわち、本発明の一
態様の半導体集積回路においては、当該演算等に伴う消費電力及び動作の遅延が存在せず
、上述した課題を解決することが可能である。
不純物濃度が低減されたi型(真性)半導体又はi型に限りなく近い酸化物半導体(pu
rified OS)であることが好ましい。具体的には、当該酸化物半導体は、二次イ
オン質量分析法(SIMS:Secondary Ion Mass Spectros
copy)による水素濃度の測定値が、5×1019(atoms/cm3)以下、好ま
しくは5×1018(atoms/cm3)以下、より好ましくは5×1017(ato
ms/cm3)以下である。また、ホール効果測定により測定できる当該酸化物半導体の
キャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さ
らに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップ
は、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。
Spectroscopy)で行う水素濃度の分析について触れておく。SIMS分析は
、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得る
ことが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布
をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無
く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測
定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一
定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域にお
ける、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、
当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピ
ークが存在しない場合、変曲点の値を水素濃度として採用する。
半導体、三元系金属酸化物であるIn−Ga−Zn−O系酸化物半導体、In−Sn−Z
n−O系酸化物半導体、In−Al−Zn−O系酸化物半導体、Sn−Ga−Zn−O系
酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−Al−Zn−O系酸化物半
導体、二元系金属酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn−O系酸化物
半導体、Al−Zn−O系酸化物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg−
O系酸化物半導体、In−Mg−O系酸化物半導体、In−Ga−O系酸化物半導体、及
びIn−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体などを用
いることができる。なお、本明細書においては、例えば、In−Sn−Ga−Zn−O系
酸化物半導体とは、インジウム(In)、錫(Sn)、ガリウム(Ga)、亜鉛(Zn)
を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物
半導体は、シリコンを含んでいてもよい。
m>0)で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ば
れた一または複数の金属元素を指す。
おいても当該記憶回路が有する複数の順序回路のそれぞれにおいて、特定のノードの電位
を保持することが可能である。そして、当該ノードで保持される電位を当該順序回路にお
いて保持されるデータに対応させることが可能である。すなわち、本発明の一態様の半導
体集積回路においては、当該記憶回路に対して電源電圧の供給が再開される際に再度演算
等を行う必要がない。これにより、本発明の一態様の半導体集積回路では、消費電力の低
減及び動作の遅延の低減を図ることが可能である。
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
はじめに、本発明の一態様の半導体集積回路の構成例について図1(A)〜(C)を参
照して説明する。
導体集積回路は、演算回路10と、演算回路10で行われる演算によって得られたデータ
を保持する記憶回路11と、記憶回路11に対する電源電圧の供給を制御するパワーゲー
ト制御回路12とを有する。
な構成例を示す図である。図1(B)に示す記憶回路11は、クロック信号(CK)、反
転クロック信号(CKB)、高電源電位(VDD)、及び低電源電位(VSS)が供給さ
れる状態において動作が可能な順序回路21_1〜21_n(nは、3以上の自然数)と
、高電源電位(VDD)及び低電源電位(VSS)が供給される状態において動作が可能
な組み合わせ回路22_1〜22_nを有する。
出力端子が組み合わせ回路22_1の入力端子に電気的に接続される。また、順序回路2
1_a(aは、2以上n以下の自然数)は、入力端子が組み合わせ回路22_a−1の出
力端子に電気的に接続され、出力端子が組み合わせ回路22_aの入力端子に電気的に接
続される。また、組み合わせ回路22_nは、出力端子が記憶回路11の出力端子に電気
的に接続される。
トに対してパワーゲーティング制御信号(PG)を出力し、順序回路21_1〜21_n
のそれぞれに対してセット信号(SET)、リセット信号(RES)、第1の転送信号(
TS1)、及び第2の転送信号(TS2)を出力することが可能である。なお、パワーゲ
ートトランジスタ20は、ドレインが順序回路21_1〜21_n及び組み合わせ回路2
2_1〜22_nのそれぞれに対して低電源電位(VSS)を供給する配線に電気的に接
続され、ソースが低電源電位(VSS)の供給源に電気的に接続されている。そのため、
パワーゲートトランジスタ20のスイッチングによって、順序回路21_1〜21_n及
び組み合わせ回路22_1〜22_nのそれぞれに対する低電源電位(VSS)の供給を
制御することが可能である。また、第1の転送信号(TS1)は、順序回路21_1〜2
1_nにおいて保持されるデータを後述する、酸化物半導体によってチャネル形成領域が
構成されるトランジスタがオフ状態となることによって浮遊状態となるノード、に転送す
るための信号であり、第2の転送信号(TS2)は、当該データを当該ノードから転送す
るための信号である。
1〜22_nのそれぞれに対して、低電源電位(VSS)の供給を制御する構成について
示しているが、高電源電位(VDD)の供給を制御する構成又は低電源電位(VSS)及
び高電源電位(VDD)の供給を制御する構成とすることも可能である。具体的には、順
序回路21_1〜21_n及び組み合わせ回路22_1〜22_nのそれぞれと、高電源
電位(VDD)を供給する配線との間にパワーゲートトランジスタを設ける構成とするこ
とも可能である。
ずれか一)の構成例を示す図である。図1(C)に示す順序回路21_xは、入力端子が
順序回路21_xの入力端子に電気的に接続され、出力端子が順序回路21_xの出力端
子に電気的に接続されたフリップフロップ30と、ゲートが第1の転送信号(TS1)を
供給する配線に電気的に接続され、ソース及びドレインの一方がフリップフロップ30内
のノードである第1のノードに電気的に接続され、ソース及びドレインの他方がフリップ
フロップ30内のノードである第2のノードに電気的に接続されたトランジスタ31と、
一方の電極が当該第2のノード及びトランジスタ31のソース及びドレインの他方に電気
的に接続され、他方の電極が固定電位(Vcom)を供給する配線に電気的に接続される
容量素子32とを有する。なお、トランジスタ31は、チャネル形成領域が酸化物半導体
によって構成されるトランジスタである。また、固定電位(Vcom)は、パワーゲーテ
ィングが行われるか否かによらず常に一定の値を示す電位であればよい。例えば、固定電
位(Vcom)として、高電源電位(VDD)又は低電源電位(VSS)などを適用する
ことが可能である。この場合、固定電位(Vcom)として、新規の電位を生成する必要
がないため好ましい。なお、固定電位(Vcom)として低電源電位(VSS)を適用す
る場合、順序回路21_xに対して固定電位(Vcom)として供給される低電源電位(
VSS)は、フリップフロップ30に含まれる論理ゲートに対してパワーゲーティングを
行う期間においても供給されるよう制御する必要がある。具体的には、順序回路21_x
に対して固定電位(Vcom)として供給される低電源電位(VSS)とフリップフロッ
プ30に含まれる論理ゲートに対して供給される低電源電位(VSS)の供給経路を別途
設けるなどとすればよい。
、フリップフロップ30に含まれる論理ゲートを構成するトランジスタを介して高電源電
位(VDD)を供給する配線又は低電源電位(VSS)を供給する配線に電気的に接続さ
れることが可能であり、トランジスタ31のソース及びドレインの他方並びに容量素子3
2の一方の電極(第2のノード)は、これらの配線に電気的に接続されることが不可能で
あることとする。例えば、前者は、少なくともフリップフロップ30に含まれる論理ゲー
トを構成する複数のトランジスタのいずれか一のソース又はドレインに電気的に接続され
るように設計し、後者は、当該複数のトランジスタのソース及びドレインのすべてに電気
的に接続されず且つ少なくとも当該複数のトランジスタのいずれか一のゲートに電気的に
接続されるように設計すればよい。すなわち、図1(C)に示す順序回路21_xにおい
ては、トランジスタ31がオフ状態となることによって、トランジスタ31のソース及び
ドレインの他方並びに容量素子32の一方の電極が電気的に接続されたノード(第2のノ
ード)を浮遊状態とすることが可能である。
としてハイレベルの電位が供給されることで、フリップフロップ30に保持されるデータ
をトランジスタ31のソース及びドレインの他方並びに容量素子32の一方の電極が電気
的に接続されたノード(第2のノード)に転送し、当該ノードにおいてデータの保持を行
うことが可能である。
素子32が設けられる構成について示したが、順序回路21_1〜21_nの全てが当該
構成を有する必要はない。すなわち、順序回路21_1〜21_nに含まれるm個の順序
回路(mは、1以上n未満の自然数)にのみトランジスタ31及び容量素子32が設けら
れる構成とすることも可能である。また、その場合、トランジスタ31及び容量素子32
が設けられていない順序回路に対しては、第1の転送信号(TS1)及び第2の転送信号
(TS2)が供給される必要はないことを付記する。
ここで、酸化物半導体によってチャネル形成領域が構成されるトランジスタのオフ電流
(リーク電流)を測定した結果について示す。
化窒化シリコン層の積層からなる下地層51をCVD法により形成した(図2(A)参照
)。
り形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッ
チングすることでゲート層52を形成した(図2(B)参照)。
なるゲート絶縁層53をCVD法により形成した(図2(C)参照)。
り形成した。なお、当該酸化物半導体層の形成には、In2O3:Ga2O3:ZnO=
1:1:2[mol]の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形
成は、基板温度を200℃、チャンバー内圧を0.6Pa、直流電源を5kW、酸素及び
アルゴンの混合雰囲気(酸素流量50sccm、アルゴン流量50sccm)という条件
において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択
的にエッチングすることで酸化物半導体層54を形成した(図2(D)参照)。
の熱処理を行った。
図示しない)。なお、当該エッチング工程は、ゲート層52と、後に形成される導電層と
のコンタクトホールを形成するための工程である。
厚200nmのアルミニウム層、及び膜厚100nmのチタン層の積層をスパッタリング
法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチン
グすることでソース層55a及びドレイン層55bを形成した(図2(E)参照)。
5b上に膜厚300nmの酸化シリコン層からなる保護絶縁層56を形成した。さらに、
保護絶縁層56をフォトリソグラフィ法を用いて選択的にエッチングした(図2(F)参
照)。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成
される導電層とのコンタクトホールを形成するための工程である。
択的に露光することによって平坦化絶縁層57を形成した(図2(G)参照)。さらに、
窒素雰囲気下で250℃、1時間の熱処理を行うことで、アクリル層からなる平坦化絶縁
層57を焼き固めた。
成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングする
ことでゲート層52に接続する導電層(図示しない)、ソース層55aに接続する導電層
58a、及びドレイン層55bに接続する導電層58bを形成した(図2(H)参照)。
に説明する。
回路を説明するための図である。
、特性評価用回路の回路構成を示す回路図である。
1は、互いに並列に接続される。ここでは、8個の測定系801が並列に接続される構成
とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる
。
トランジスタ814と、トランジスタ815と、を含む。
15は、Nチャネル型の電界効果トランジスタである。
スタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷
注入用のトランジスタである。
ドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧
V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。ト
ランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電
流とは、トランジスタのオフ電流を含むリーク電流である。
続され、容量素子813の他方の電極には、電圧V2が入力される。なお、ここでは、電
圧V2は、0Vである。
スタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。
なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方
、トランジスタ812のソース及びドレインの一方、並びに容量素子813の一方の電極
との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。
ドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧
V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。な
お、ここでは、電圧Vext_cは、0.5Vである。
ジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして
出力する。
れる、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。
方法によって形成される、チャネル長L=3μm、チャネル幅W=100μmのトランジ
スタを用いる。
ース層55aと、ゲート層52及びドレイン層55bとが重畳せず、幅1μmのオフセッ
ト領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することがで
きる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6
つのトランジスタのサンプル(SMPともいう)を用いる(表1参照)。
スタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを
常にオフ状態に保つことができる。
ることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リー
ク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅W
よりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評
価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価
用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際
に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル形成
領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。
いて説明する。図3(C)は、図3(A)に示す特性評価回路を用いたリーク電流測定方
法を説明するためのタイミングチャートである。
期間に分けられる。それぞれの期間における動作について、以下に説明する。
うな電圧VL(−3V)を入力する。また、電圧V1として、書き込み電圧Vwを入力し
た後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電
圧VH(5V)を入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧
は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジス
タ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧V
SS(0V)を入力する。
圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソースとドレインと
の間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノー
ドAの電圧の変化量の測定とを行うことができる。
作ともいう)を繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第
1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し
、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。
第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を
入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。
第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を
入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより
、測定した電流値が、定常状態における値であることを確認することができる。言い換え
ると、ノードAを流れる電流IAのうち、過渡電流(測定開始後から時間経過とともに減
少していく電流成分)を除くことができる。その結果、より高い精度でリーク電流を測定
することができる。
れる。
定数(const)を用いて、式(2)のように表される。ここで、ノードAに接続され
る容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。
の時間微分であるから、ノードAの電流IAは、式(3)のように表される。
る容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めるこ
とができるため、特性評価回路のリーク電流を求めることができる。
り算出した特性評価回路のリーク電流の値について、図4を用いて説明する。
第1の蓄積及び測定動作)に係る経過時間Timeと、出力電圧Voutとの関係を示し
、図4(B)に、上記測定に係る経過時間Timeと、該測定によって算出された電流I
Aとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るた
めには10時間以上必要であることがわかる。
けるノードAの電圧とリーク電流の関係を示す。図5では、例えばSMP4において、ノ
ードAの電圧が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはト
ランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA
/μm以下とみなすことができる。
もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図6
乃至図8に示すように、150℃の場合であっても、リーク電流は、100zA/μm以
下であることがわかる。
いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流
が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合
であっても十分に低いことがわかる。
本明細書で開示される半導体集積回路は、記憶回路に対して電源電圧が供給されない期
間においても当該記憶回路が有する複数の順序回路のそれぞれにおいて、特定のノード(
図1(C)に示すトランジスタ31のソース及びドレインの他方並びに容量素子32の一
方の電極が電気的に接続されるノード)の電位を保持することが可能である。そして、当
該ノードで保持される電位を当該順序回路において保持されるデータに対応させることが
可能である。すなわち、本明細書で開示される半導体集積回路においては、当該記憶回路
に対して電源電圧の供給が再開される際に再度演算等を行う必要がない。これにより、本
明細書で開示される半導体集積回路では、消費電力の低減及び動作の遅延の低減を図るこ
とが可能である。
上述した半導体集積回路の具体例について図9〜図19を参照して説明する。
図9は、図1(C)に示した順序回路21_xの具体例を示す図である。図9に示す順
序回路21_xは、トランジスタ31と、容量素子32と、NANDゲート210a〜2
10fと、ANDゲート211a、211bと、スイッチ212a〜212dとを有する
。なお、それぞれの接続関係は図9を参照すれば自明であるため、図9に示す順序回路2
1_xの接続関係の詳細な説明は割愛する。また、トランジスタ31のソース及びドレイ
ンの他方並びに容量素子32の一方の電極に電気的に接続されるノードをノードNとして
、当該ノードNにおけるデータ保持動作について以下に説明する。
持が行われる際の動作の一例を示す図である。なお、図10に示す動作例において、期間
T1、T3はパワーゲーティング信号(PG)がハイレベルの電位を示す期間(電源供給
期間)であり、期間T2はパワーゲーティング信号(PG)がロウレベルの電位を示す期
間(電源停止期間)である。
タ(Data)を確定させるために順序回路21_xに対するクロック信号(CK)の供
給を停止する。その後、第1の転送信号(TS1)としてハイレベルの電位を供給する。
これにより、順序回路21_xが保持するデータ(Data)をノードNに転送する。
停止される。そのため、当該順序回路21_xのデータが不定状態(Z)となる。他方、
ノードNに保持されたデータは、消滅しない。
れにより、順序回路21_xのデータが復元される。次いで、クロック信号(CK)の供
給を再開することで、順序回路21_xを有する半導体集積回路の動作を早期に再開する
ことができる。
上述した半導体集積回路は、多数のトランジスタによって構成される。ここで、当該多
数のトランジスタは、各種のトランジスタの中からそれぞれのトランジスタに求められる
特性等に応じて適宜選択することが可能である。例えば、上述した半導体集積回路におい
て、順序回路21_1〜21_n及び組み合わせ回路22_1〜22_nに含まれる論理
ゲートを構成するトランジスタには高速動作が求められる。そのため、当該トランジスタ
としては、単結晶シリコン若しくは多結晶シリコン又はガリウムヒ素(GaAs)などの
化合物半導体によってチャネル形成領域が構成されるトランジスタを適用することが好ま
しい。また、パワーゲートトランジスタ20にはオフ電流(リーク電流)が低いことが求
められる。そのため、当該トランジスタとしては上述した酸化物半導体によってチャネル
形成領域が構成されるトランジスタを適用することが好ましい。
的には、単結晶シリコンなどの半導体材料を含む基板を用いて形成されるトランジスタ及
び酸化物半導体を用いて形成されるトランジスタを有する半導体集積回路の一例について
示す。
トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた一対の不純物領域114a、11
4b及び一対の高濃度不純物領域120a、120b(これらをあわせて単に不純物領域
とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶
縁層108上に設けられたゲート層110と、不純物領域114aと電気的に接続するソ
ース層130aと、不純物領域114bと電気的に接続するドレイン層130bとを有す
る。
、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一
対の高濃度不純物領域120a、120bが存在し、一対の高濃度不純物領域120a、
120b上には一対の金属化合物領域124a、124bが存在する。また、基板100
上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トラン
ジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている
。ソース層130a、ドレイン層130bは、層間絶縁層126および層間絶縁層128
に形成された開口を通じて、一対の金属化合物領域124a、124bの一方と電気的に
接続されている。つまり、ソース層130aは、金属化合物領域124aを介して高濃度
不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン層130b
は、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114
bと電気的に接続されている。
dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に
設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体
層140と電気的に接続されているソース層142aと、ドレイン層142bとを有する
。
込むように設けられている。また、ゲート層136dと同様に、トランジスタ160が有
する、ソース層130aに接する電極層136a及びドレイン層130bに接する電極層
136bが形成されている。
護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられ
ている。ここで、保護絶縁層144および層間絶縁層146には、ソース層142a及び
ドレイン層142bにまで達する開口が設けられており、当該開口を通じて、ソース層1
42aに接する電極層150d、ドレイン層142bに接する電極層150eが形成され
ている。また、電極層150d、電極層150eと同様に、ゲート絶縁層138、保護絶
縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極
層150a及び電極層136bに接する電極層150bが形成されている。
いる。具体的には、酸化物半導体層140の水素濃度は5×1019(atoms/cm
3)以下である。なお、酸化物半導体層140の水素濃度は、5×1018(atoms
/cm3)以下であることが望ましく、5×1017(atoms/cm3)以下である
ことがより望ましい。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質
量分析法(SIMS:Secondary Ion Mass Spectroscop
y)で測定したものである。
まれるように、電極層154a、電極層154b、電極層154dが設けられている。な
お、電極層154aは電極層150aと接しており、電極層154bは電極層150bお
よび電極層150dと接しており、電極層154dは電極層150eと接している。
設けられた電極層136b、電極層150b、電極層154b、及び電極層150dを介
してトランジスタ164が有するソース層142aに電気的に接続している。
次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する
。以下では、はじめにP型トランジスタ160の作製方法について図12を参照して説明
し、その後、トランジスタ164の作製方法について図13および図14を参照して説明
する。
む基板100としては、シリコン及び炭化シリコンなどの単結晶半導体基板若しくは多結
晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、又はSOI基板などを適
用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基
板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表
面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁
表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととす
る。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。ま
た、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられ
た構成も含まれるものとする。
する(図12(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコ
ン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の
前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する
不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体
がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを
用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、ア
ルミニウム、ガリウムなどを用いることができる。
いない領域(露出している領域)の基板100の一部を除去する。これにより分離された
半導体領域104が形成される(図12(B)参照)。当該エッチングには、ドライエッ
チングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガス
やエッチング液については被エッチング材料に応じて適宜選択することができる。
域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図12(B)
参照)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形
成される。絶縁層の除去方法としては、CMP(Chemical Mechanica
l Polishing)などの研磨処理やエッチング処理などがあるが、そのいずれを
用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成
後には、上記保護層102を除去する。
する。
得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100n
m以下とすることができる。
料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材
料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、
CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる
。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について
示すものとする。
8、ゲート層110を形成する(図12(C)参照)。
半導体領域104に硼素(B)、リン(P)、ヒ素(As)などを添加して、浅い接合深
さの一対の不純物領域114a、114bを形成する(図12(C)参照)。なお、一対
の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁層108
下部には、チャネル形成領域116が形成される(図12(C)参照)。ここで、添加す
る不純物の濃度は適宜設定することができるが、トランジスタが高度に微細化される場合
には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後
に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物
領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。
絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性
の高いエッチング処理を適用することで、自己整合的に形成することができる。また、こ
の際に、絶縁層112を部分的にエッチングして、ゲート層110の上面と、一対の不純
物領域114a、114bの上面を露出させると良い。
118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114
bの一部に対して硼素(B)、リン(P)、ヒ素(As)などを添加して、一対の高濃度
不純物領域120a、120bを形成する(図12(E)参照)。その後、上記絶縁層を
除去し、ゲート層110、サイドウォール絶縁層118、一対の高濃度不純物領域120
a、120b等を覆うように金属層122を形成する(図12(E)参照)。金属層12
2は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成
することができる。金属層122は、半導体領域104を構成する半導体材料と反応して
低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材
料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等が
ある。
の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124
bが形成される(図12(F)参照)。なお、ゲート層110として多結晶シリコンなど
を用いる場合には、ゲート層110の金属層122と接触する部分にも、金属化合物領域
が形成されることになる。
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが
望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金
属化合物領域124a、124bを形成した後には、金属層122は除去する。
層128を形成する(図12(G)参照)。層間絶縁層126や層間絶縁層128は、酸
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミ
ド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに
限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理な
どによって平坦化しておくことが望ましい。
口を形成し、当該開口に、ソース層130a、ドレイン層130bを形成する(図12(
H)参照)。ソース層130a及びドレイン層130bは、例えば、開口を含む領域にP
VD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方
法を用いて、上記導電層の一部を除去することにより形成することができる。
なるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜
を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後
のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、そ
の表面の平坦性を向上させることができる。このように、ソース層130a及びドレイン
層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、
絶縁層、半導体層などを形成することが可能となる。
a及びドレイン層130bのみを示しているが、この工程において、配線として機能する
電極層などをあわせて形成することができる。ソース層130a及びドレイン層130b
として用いることができる材料について特に限定はなく、各種導電材料を用いることがで
きる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、
銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、
高度に集積化した回路を提供することができる。
する工程について説明する。なお、図13および図14は、層間絶縁層128上の各種電
極層や、トランジスタ164などの作製工程を示すものであるから、トランジスタ164
の下部に存在するトランジスタ160等については省略している。
2を形成する(図13(A)参照)。絶縁層132はPVD法やCVD法などを用いて形
成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフ
ニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成する
ことができる。
開口を形成する。この際、後にゲート層136dが形成される領域にも併せて開口を形成
する。そして、上記開口に埋め込むように、導電層134を形成する(図13(B)参照
)。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マス
クは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチ
ングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加
工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、
PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用い
ることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物
(例えば窒化物)などが挙げられる。
VD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を
形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、
界面の酸化膜を還元し、下部電極層(ここでは、ソース層130a、ドレイン層130b
など)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、
ゲート層136dを形成する(図13(C)参照)。なお、上記導電層134の一部を除
去して電極層136a、電極層136b、ゲート層136dを形成する際には、表面が平
坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、
電極層136b、ゲート層136dの表面を平坦化することにより、後の工程において、
良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
に、ゲート絶縁層138を形成する(図13(D)参照)。ゲート絶縁層138は、CV
D法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層138は
、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウ
ム、酸化タンタル、酸化ガリウムなどを含むように形成するのが好適である。なお、ゲー
ト絶縁層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガス
として、シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪
素でなるゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に
限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の
場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲー
ト絶縁層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適で
ある。
グなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成
する(図13(E)参照)。
含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(S
n)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有する
ことが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ま
しい。
(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウ
ム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホ
ルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、
ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg
系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属
の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn
系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系
酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸
化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化
物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物
、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、
In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、I
n−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、
In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al
−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を
用いることができる。
して有する酸化物という意味であり、InとGaとZnの比率は問わない。また、Inと
GaとZn以外の金属元素が入っていてもよい。
)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO
5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系
酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=
1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:
1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)
の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
がら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+
C=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である
。
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好
ましくは0.1nm以下の表面上に形成するとよい。
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0
は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
いて、非晶質の酸化物半導体層をスパッタリング法により形成することとする。
ば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、
In、Ga、およびZnを含む金属酸化物ターゲット(組成比として、In2O3:Ga
2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[ato
m比])などを用いることもできる。また、In、Ga、およびZnを含む金属酸化物タ
ーゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Z
n=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。金属酸
化物ターゲットの充填率は90%以上100%以下、好ましくは95%以上(例えば99
.9%)である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物
半導体層が形成される。
ゲットの組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算すると
In2O3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(
モル数比に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn
:Zn=15:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜
3:4)とする。例えば、In−Zn−O系酸化物半導体の形成に用いる金属酸化物ター
ゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、また
は20:45:35などとなる酸化物ターゲットを用いる。
または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具
体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度(望まし
くは数ppb程度)にまで除去された高純度ガスを用いるのが好適である。
温度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加
熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理
室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化
物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ま
しくは炭素原子を含む化合物)等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。
6Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気
、といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、ご
みが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm
以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物
半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すれ
ばよい。
してプラズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着している
ゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、
スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させる
ことによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法
としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いても良い。
れを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエ
ッチングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、
エッチング時間、温度等)を適宜設定する。
、例えば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化
炭素(CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四
弗化炭素(CF4)、六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメタ
ン(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(
He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。
hing)法や、ICP(Inductively Coupled Plasma:誘
導結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等)は適宜設定する。
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。
って酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は
、300℃以上750℃以下、好ましくは400℃以上基板の歪み点未満とする。例えば
、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰
囲気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
に触れることなく、水や水素の再混入が行われないようにする。
は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal An
neal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置
である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。
板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行
ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間
の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例え
ば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を
、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわ
ち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または8
0%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、また
は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる
場合もある。
以上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層とな
る場合もある。
ることも可能である。例えば、In−Ga−Zn−O系の金属酸化物ターゲットを用いて
酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶
粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させること
ができる。
な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向
上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、
このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機
能を有する。
の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有
量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である
。
角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが
層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回
転した)結晶(CAAC:C Axis Aligned Crystalともいう。)
を含む酸化物について説明する。
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
酸化物をいう。
AACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
Cを構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、
CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個
々の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAA
Cの表面などに垂直な方向)を向いていてもよい。
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められ
る結晶を挙げることもできる。
。なお、特に断りがない限り、図23乃至図25は上方向をc軸方向とし、c軸方向と直
交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合
の上半分、下半分をいう。
4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図23(A)の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図23(A)の上半分および下半分にはそれぞ
れ3個ずつ4配位のOがある。図23(A)に示す小グループは電荷が0である。
3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは
、いずれもab面に存在する。図23(B)の上半分および下半分にはそれぞれ1個ずつ
4配位のOがある。また、Inも5配位をとるため、図23(B)に示す構造をとりうる
。図23(B)に示す小グループは電荷が0である。
構造を示す。図23(C)の上半分には1個の4配位のOがあり、下半分には3個の4配
位のOがある。または、図23(C)の上半分に3個の4配位のOがあり、下半分に1個
の4配位のOがあってもよい。図23(C)に示す小グループは電荷が0である。
構造を示す。図23(D)の上半分には3個の4配位のOがあり、下半分には3個の4配
位のOがある。図23(D)に示す小グループは電荷が+1となる。
の4配位のOがあり、下半分には1個の4配位のOがある。図23(E)に示す小グルー
プは電荷が−1となる。
を大グループ(ユニットセルともいう。)と呼ぶ。
す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分
の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個の
Oは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有す
る。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個の
Oは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位の
Oの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の
4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので
、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従
って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位の
Oの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することがで
きる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合
する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)または4
配位の金属原子(Zn)のいずれかと結合することになる。
。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合し
て中グループを構成する。
示す。図24(B)に、3つの中グループで構成される大グループを示す。なお、図24
(C)は、図24(B)の層構造をc軸方向から観察した場合の原子配列を示す。
し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸
枠の3として示している。同様に、図24(A)において、Inの上半分および下半分に
はそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図2
4(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOが
あるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZ
nとを示している。
から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ
上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがある
Znと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半
分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn
2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して
4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中
グループが複数結合して大グループを構成する。
667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(
4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従
って、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成す
るためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図
23(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含
む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を0とすることができる。
n−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−S
n−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。
)とする組成式で表すことができる。
三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In
−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−
Al−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−
Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−S
m−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb
−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−
Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Z
n系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、A
l−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、
In−Ga系酸化物などを用いた場合も同様である。
デル図を示す。
から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半
分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1
個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを
介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である
。この中グループが複数結合して大グループを構成する。
は、図25(B)の層構造をc軸方向から観察した場合の原子配列を示している。
れぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループ
は、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に0となる。
た中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた
大グループも取りうる。
る前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
から基板を取り出し、フォトリソグラフィ工程を行うことになる。
ら、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素
化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース層及びドレイン層
を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイ
ミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、
一回に限らず複数回行っても良い。
bを形成する(図13(F)参照)。ソース層142a及びドレイン層142bは、酸化
物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングす
ることにより形成することができる。
CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、
クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述し
た元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウ
ム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。
また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい
。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シ
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層
構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。
れぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件に
よっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹
部)を有する酸化物半導体層となることもある。
レイン層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層1
42a及びドレイン層142bを形成するための金属層とは、連続して形成すること(連
続成膜)が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しう
る。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化
を図ることができるため、トランジスタの高速動作が実現される。
光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング
工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有
する形状(階段状)となり、アッシングによりさらに形状を変形させることができるため
、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚
の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマ
スクを形成することができる。よって、露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面
に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理
を行ってもよい。
44を形成する(図13(G)参照)。
を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも
1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒
化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても
良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上
300℃以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸
素雰囲気、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適であ
る。
水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層14
0のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。
よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素
を用いないことが重要である。
これは、酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含ま
れないようにするためである。
。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いること
が好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたもので
あってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H
2O)など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶
縁層144に含まれる不純物の濃度を低減できる。
は水素化物などの不純物が、数ppm程度(望ましくは、数ppb程度)にまで除去され
た高純度ガスを用いることが好ましい。
00℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例え
ば、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、ト
ランジスタの電気的特性のばらつきを軽減することができる。
もよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃
以上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえ
して行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい
。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上
記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。
間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の
形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが
望ましい。
層136a、電極層136b、ソース層142a、ドレイン層142bにまで達する開口
を形成し、当該開口に埋め込むように導電層148を形成する(図14(B)参照)。上
記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、
フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングと
してはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観
点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD
法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いること
ができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物(例え
ば窒化物)などが挙げられる。
法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成
する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面
の酸化膜を還元し、下部電極(ここでは、電極層136a、電極層136b、ソース層1
42a、ドレイン層142b)との接触抵抗を低減させる機能を有する。また、その後に
形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チ
タンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成しても
よい。
8の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、
電極層150d、電極層150eを形成する(図14(C)参照)。なお、上記導電層1
48の一部を除去して電極層150a、電極層150b、電極層150d、電極層150
eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層
間絶縁層146、電極層150a、電極層150b、電極層150d、電極層150eの
表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層
などを形成することが可能となる。
電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように
導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶
縁層152を露出させて、電極層154a、電極層154b、電極層154dを形成する
(図14(D)参照)。当該工程は、電極層150a等を形成する場合と同様であるから
、詳細は省略する。
図15乃至図18は、トランジスタ164の変形例を示す図である。
及びドレイン層142bが、酸化物半導体層140の下側表面において接する構成のトラ
ンジスタ164を示す。
レイン層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図1
1に示す構成では、酸化物半導体層140の上側表面において、ソース層142a及びド
レイン層142bと接するのに対して、図15に示す構成では、酸化物半導体層140の
下側表面において、ソース層142a及びドレイン層142bと接する。そして、この接
触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。な
お、各構成要素の詳細は、図11と同様である。
ート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁
層138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142
a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また
、トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144
が設けられている。
4を示す。ここで、図16(A)は、ソース層142a及びドレイン層142bが、酸化
物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図で
あり、図16(B)は、ソース層142a及びドレイン層142bが、酸化物半導体層1
40の上側表面において酸化物半導体層140と接する構成の例を示す図である。
40の上にゲート層136dを有する点である。また、図16(A)に示す構成と図16
(B)に示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化
物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である
。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものと
なっている。なお、各構成要素の詳細は、図11などと同様である。
れたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層14
2bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられた
ゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域の
ゲート層136dと、を有する。
化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソー
ス層142a及びドレイン層142bと、酸化物半導体層140、ソース層142a、及
びドレイン層142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸
化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。
る場合がある(例えば、電極層150aや、電極層154aなど)。この場合、作製工程
の簡略化という副次的な効果も得られる。もちろん、図11などに示す構成においても、
必須ではない構成要素を省略できることはいうまでもない。
ゲート層136dを有する構成のトランジスタ164を示す。この場合、表面の平坦性や
カバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に
埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うこと
で、ゲート層136dなどを形成することが可能である。
a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれ
において接するか、という点である。そして、これらの相違に起因して、その他の電極層
、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図11など
と同様である。
れたゲート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲー
ト絶縁層138上に設けられた、ソース層142a及びドレイン層142bと、ソース層
142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する
。
ート層136dと、ゲート層136d上に設けられたゲート絶縁層138と、ゲート絶縁
層138上のゲート層136dと重畳する領域に設けられた酸化物半導体層140と、酸
化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン
層142bと、を有する。
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
ゲート層136dを有する構成のトランジスタ164を示す。この場合にも、表面の平坦
性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層
中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行う
ことで、ゲート層136dなどを形成することが可能である。
a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれ
において接するか、という点である。そして、これらの相違に起因して、その他の電極層
、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図11など
と同様である。
れたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層14
2bの上側表面に接する酸化物半導体層140と、ソース層142a、ドレイン層142
b、及び酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層13
8上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する
。
化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソー
ス層142a及びドレイン層142bと、ソース層142a、ドレイン層142b、及び
酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設
けられたゲート層136dと、を有する。なお、ゲート層136dは、ゲート絶縁層13
8を介して、酸化物半導体層140と重畳する領域に設けられる。
略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
との間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として
設けてもよい。図19、20は、図11のトランジスタ164に酸化物導電層を設けたト
ランジスタを示す図である。
ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層
162a、162bが形成されている。図19、20のトランジスタ164の違いは、作
製工程により酸化物導電層162a、162bの形状が異なる点である。
化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工
して島状の酸化物半導体層140と酸化物導電層を形成する。酸化物半導体層及び酸化物
導電層上にソース層142a、ドレイン層142bを形成した後、ソース層142a、ド
レイン層142bをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およ
びドレイン領域となる酸化物導電層162a、162bを形成する。
その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ
工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層162a、1
62b、ソース層142a、ドレイン層142bを形成する。
剰にエッチングされないように、エッチング条件(エッチング材の種類、濃度、エッチン
グ時間等)を適宜調整する。
ビーム蒸着法など)や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸
化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム
、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料
に酸化珪素を含ませてもよい。
142a、ドレイン層142bとの間に設けることで、ソース領域及びドレイン領域の低
抵抗化を図ることができ、トランジスタ164が高速動作をすることができる。
とができる。
と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成につい
て示したが、図15、16、17、18に示したトランジスタ164の酸化物半導体層1
40と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成と
することも可能である。
ついて説明したが、トランジスタ160及びトランジスタ164の構成はこれに限られる
ものではない。例えば、同一平面上にトランジスタ160及びトランジスタ164を形成
することができる。さらに、トランジスタ160と、トランジスタ164とを重畳して設
けても良い。
上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図21を
用いて説明する。
よりも厚い第2の結晶性酸化物半導体層を有する。
D法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁
層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸
化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シ
リコン層から選ばれた一層またはこれらの積層を用いることができる。
る。第1の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法に
よる成膜時における基板温度は200℃以上400℃以下とする。
n2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、基板とターゲッ
トの間との距離を170mm、基板温度250℃、圧力0.4Pa、直流(DC)電源0
.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1
の酸化物半導体層を成膜する。
理を行う。第1の加熱処理の温度は、400℃以上750℃以下とする。第1の加熱処理
によって第1の結晶性酸化物半導体層450aを形成する(図21(A)参照)。
よって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向
した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平
面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層また
は複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げ
ると表面から内部、そして内部から底部と結晶成長が進行する。
化物半導体層450aとの界面またはその近傍(界面からプラスマイナス5nm)に拡散
させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として
用いられる絶縁層437は、膜中(バルク中)、第1の結晶性酸化物半導体層450aと
絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在する
ことが好ましい。
導体層を形成する。第2の酸化物半導体層の形成は、スパッタリング法を用い、その成膜
時における基板温度は200℃以上400℃以下とする。成膜時における基板温度を20
0℃以上400℃以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して
成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができ
る。
n2O3:Ga2O3:ZnO=1:1:2[mol数比])を用いて、基板とターゲッ
トの間との距離を170mm、基板温度400℃、圧力0.4Pa、直流(DC)電源0
.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第
2の酸化物半導体層を成膜する。
理を行う。第2の加熱処理の温度は、400℃以上750℃以下とする。第2の加熱処理
によって第2の結晶性酸化物半導体層450bを形成する(図21(B)参照)。第2の
加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うこと
により、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処
理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内
部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。
的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及
び水分をほとんど含まない雰囲気(不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など)下
に行うことが好ましく、例えば、水分については露点−40℃以下、好ましくは露点−5
0℃以下の乾燥窒素雰囲気とする。
からなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層4
53を形成する(図21(C)参照)。図では、第1の結晶性酸化物半導体層450aと
第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明して
いるが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図
示している。
当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは
、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェッ
ト法などの方法を用いてマスクを形成しても良い。
もよい。もちろん、これらを組み合わせて用いてもよい。
化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結
晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構
造でもない構造であり、c軸配向を有した結晶(C Axis Aligned Cry
stal; CAACとも呼ぶ)を含む酸化物を有する。なお、第1の結晶性酸化物半導
体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。
あり、四元系金属酸化物であるIn−Al−Ga−Zn−O系の材料や、In−Sn−G
a−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In
−Al−Zn−O系の材料、In−Sn−Zn−O系の材料、Sn−Ga−Zn−O系の
材料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸
化物であるIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料
、Zn−Mg−O系の材料や、Zn−O系の材料などがある。また、In−Si−Ga−
Zn−O系の材料や、In−Ga−B−Zn−O系の材料や、In−B−Zn−O系の材
料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、I
n−Ga−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn
)を有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaと
Zn以外の元素を含んでいてもよい。
造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を
形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造として
もよい。
体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の
高いトランジスタを実現できる。
上述した半導体集積回路を有するCPUの具体例について、図22を参照して説明する
。
板900上に、演算回路(ALU:Arithmetic logic unit)90
1、ALU Controller902、Instruction Decoder9
03、Interrupt Controller904、Timing Contro
ller905、Register906、Register Controller9
07、バスインターフェース(Bus I/F)908、書き換え可能なROM909、
ROMインターフェース(ROM I/F)920とを主に有している。ROM909及
びROM I/F920は、別チップに設けても良い。勿論、図22に示すCPUは、そ
の構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構
成を有している。
Decoder903に入力され、デコードされた後、ALU Controller9
02、Interrupt Controller904、Register Cont
roller907、Timing Controller905に入力される。
04、Register Controller907、Timing Control
ler905は、デコードされた命令に基づき、各種制御を行なう。具体的にALU C
ontroller902は、ALU901の動作を制御するための信号を生成する。ま
た、Interrupt Controller904は、CPUのプログラム実行中に
、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判
断し、処理する。Register Controller907は、Register
906のアドレスを生成し、CPUの状態に応じてRegister906の読み出しや
書き込みを行なう。
troller902、Instruction Decoder903、Interr
upt Controller904、Register Controller907
の動作のタイミングを制御する信号を生成する。例えばTiming Controll
er905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する
内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
けられている。また、Register Controller907には、図1に示し
たパワーゲート制御回路12が設けられている。図22に示すCPUにおいて、Regi
ster Controller907は、ALU901からの指示に従い、Regis
ter906における保持動作の選択を行う。すなわち、Register906が有す
る記憶回路11において、順序回路21_1〜21_nによるデータの保持を行うか、容
量素子32の一方の電極に電気的に接続されたノードにおいてデータの保持を行うかを選
択する。順序回路21_1〜21_nによるデータの保持が選択されている場合、Reg
ister906内の記憶回路11への、電源電圧の供給が行われる。容量素子32の一
方の電極に電気的に接続されたノードにおけるデータの保持が選択されている場合、Re
gister906内の記憶回路11への電源電圧の供給を停止することができる。
てもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的に
は、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報
の入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減
することができる。
れず、DSP、カスタムLSI、FPGA(Field Programmable G
ate Array)等のLSIにも応用可能である。
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。
ポテンシャル障壁(粒界等)が存在すると仮定すると、
は絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levin
sonモデルでは、
、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは
単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30
nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えな
い。線形領域におけるドレイン電流Idは、
mである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数
を取ると、
/Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから
欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評
価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の
比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程
度である。
sが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm2/
Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ0は120cm2/Vsとなると予想できる。
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離
れた場所における移動度μ1は、
際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm
/s、l=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電
圧が高くなる)と数9の第2項が増加するため、移動度μ1は低下することがわかる。
度μ2を計算した結果を図26に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト
、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘
電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vd
は0.1Vである。
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(A
tomic Layer Flatness)が望ましい。
特性を計算した結果を図27乃至図29に示す。なお、計算に用いたトランジスタの断面
構造を図30に示す。図30に示すトランジスタは酸化物半導体層にn+の導電型を呈す
る半導体領域503aおよび半導体領域503cを有する。半導体領域503aおよび半
導体領域503cの抵抗率は2×10−3Ωcmとする。
まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物502の上に形成され
る。トランジスタは半導体領域503a、半導体領域503cと、それらに挟まれ、チャ
ネル形成領域となる真性の半導体領域503bと、ゲート層505を有する。ゲート層5
05の幅を33nmとする。
ート層505の両側面には側壁絶縁物506aおよび側壁絶縁物506b、ゲート層50
5の上部には、ゲート層505と他の配線との短絡を防止するための絶縁物507を有す
る。側壁絶縁物の幅は5nmとする。また、半導体領域503aおよび半導体領域503
cに接して、ソース層508aおよびドレイン層508bを有する。なお、このトランジ
スタにおけるチャネル幅を40nmとする。
埋め込み絶縁物502の上に形成され、半導体領域503a、半導体領域503cと、そ
れらに挟まれた真性の半導体領域503bと、幅33nmのゲート層505とゲート絶縁
層504と側壁絶縁物506aおよび側壁絶縁物506bと絶縁物507とソース層50
8aおよびドレイン層508bを有する点で図30(A)に示すトランジスタと同じであ
る。
絶縁物506aおよび側壁絶縁物506bの下の半導体領域の導電型である。図30(A
)に示すトランジスタでは、側壁絶縁物506aおよび側壁絶縁物506bの下の半導体
領域はn+の導電型を呈する半導体領域503aおよび半導体領域503cであるが、図
30(B)に示すトランジスタでは、真性の半導体領域503bである。すなわち、図3
0(B)に示す半導体層において、半導体領域503a(半導体領域503c)とゲート
層505がLoffだけ重ならない領域ができている。この領域をオフセット領域といい
、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁
絶縁物506a(側壁絶縁物506b)の幅と同じである。
イスシミュレーションソフト、Sentaurus Deviceを使用した。図27は
、図30(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動
度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン
電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレ
イン電圧を+0.1Vとして計算したものである。
nmとしたものであり、図27(C)は5nmとしたものである。ゲート絶縁層が薄くな
るほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。
ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。
nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依
存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧
を+0.1Vとして計算したものである。図28(A)はゲート絶縁層の厚さを15nm
としたものであり、図28(B)は10nmとしたものであり、図28(C)は5nmと
したものである。
fを15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電
圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン
電圧を+0.1Vとして計算したものである。図29(A)はゲート絶縁層の厚さを15
nmとしたものであり、図29(B)は10nmとしたものであり、図29(C)は5n
mとしたものである。
ーク値やオン電流には目立った変化が無い。
0cm2/Vs程度、図29では40cm2/Vs程度と、オフセット長Loffが増加
するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長
Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示さ
れた。
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で5atomic%以上含まれる元素をいう。
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲー
ト絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、
Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図31(B)は基板を200℃に加熱してIn、Sn、Znを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.
2cm2/Vsecが得られている。
処理をすることによって、さらに高めることができる。図31(C)は、In、Sn、Z
nを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/
Vsecが得られている。
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には1
00cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される
。
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図31(A)と図31(
B)の対比からも確認することができる。
が可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタの
ノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Z
n=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
イアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150
℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0
V未満を得ることができる。
理を行った試料2のトランジスタに対してBT試験を行った。
定を行った。なお、Vdsはドレイン電圧(ドレインとソースの電位差)を示す。次に、
基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電
界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次
に、Vgを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタ
のVg−Id測定を行った。これをプラスBT試験と呼ぶ。
特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、
ゲート絶縁層に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加
し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、V
dsを10Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と
呼ぶ。
B)に示す。また、試料2のプラスBT試験の結果を図33(A)に、マイナスBT試験
の結果を図33(B)に示す。
れ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナ
スBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった
。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、
信頼性が高いことがわかる。
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより
、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸
素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1
020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませる
ことができる。
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=
1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X
線回折により明確な回折ピークを観測することができる。
r AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法
で測定した。
試料Bの作製方法を説明する。
た。
(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]の
In−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とし
た。このようにして作製した試料を試料Aとした。
加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
クが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38d
egに結晶由来のピークが観測された。
加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させる
ことができる。
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅1μmあたりの電流値を示す。
示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000
/T)を横軸としている。具体的には、図35に示すように、基板温度が125℃の場合
には1aA/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm
(1×10−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−
21A/μm)以下にすることができる。好ましくは、125℃において0.1aA/μ
m(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−20
A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下にす
ることができる。
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
タにおいて、基板温度と電気的特性の関係について評価した。
vが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−4
0℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジ
スタにおいて、ゲート層と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをdWと呼ぶ。
37(A)に基板温度としきい値電圧の関係を、図37(B)に基板温度と電界効果移動
度の関係を示す。
その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
。なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
トランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30
cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm
2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば
、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0V
のとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められ
る温度範囲においても、十分な電気的特性を確保することができる。このような特性であ
れば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混
載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することが
できる。
ついて、図38を用いて説明する。
上面図および断面図である。図38(A)にトランジスタの上面図を示す。また、図38
(B)に図38(A)の一点鎖線A−Bに対応する断面A−Bを示す。
縁膜602と、下地絶縁膜602の周辺に設けられた保護絶縁膜604と、下地絶縁膜6
02および保護絶縁膜604上に設けられた高抵抗領域606aおよび低抵抗領域606
bを有する酸化物半導体膜606と、酸化物半導体膜606上に設けられたゲート絶縁層
608と、ゲート絶縁層608を介して酸化物半導体膜606と重畳して設けられたゲー
ト層610と、ゲート層610の側面と接して設けられた側壁絶縁膜612と、少なくと
も低抵抗領域606bと接して設けられた一対の電極614と、少なくとも酸化物半導体
膜606、ゲート層610および一対の電極614を覆って設けられた層間絶縁膜616
と、層間絶縁膜616に設けられた開口部を介して少なくとも一対の電極614の一方と
接続して設けられた配線618と、を有する。
有していても構わない。該保護膜を設けることで、層間絶縁膜616の表面伝導に起因し
て生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減すること
ができる。
ンジスタの他の一例について示す。
図39(A)はトランジスタの上面図である。また、図39(B)は図39(A)の一点
鎖線A−Bに対応する断面図である。
縁膜702と、下地絶縁膜702上に設けられた酸化物半導体膜706と、酸化物半導体
膜706と接する一対の電極714と、酸化物半導体膜706および一対の電極714上
に設けられたゲート絶縁層708と、ゲート絶縁層708を介して酸化物半導体膜706
と重畳して設けられたゲート層710と、ゲート絶縁層708およびゲート層710を覆
って設けられた層間絶縁膜716と、層間絶縁膜716に設けられた開口部を介して一対
の電極714と接続する配線718と、層間絶縁膜716および配線718を覆って設け
られた保護膜720と、を有する。
物半導体膜706としてはIn−Sn−Zn−O膜を、一対の電極714としてはタング
ステン膜を、ゲート絶縁層708としては酸化シリコン膜を、ゲート層710としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜716としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線718としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜720としてはポリイミド膜を、それ
ぞれ用いた。
714との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜706に対する一対の電
極714のはみ出しをdWと呼ぶ。
11 記憶回路
12 パワーゲート制御回路
20 パワーゲートトランジスタ
21_1〜21_n 順序回路
21_x 順序回路
22_1〜22_n 組み合わせ回路
30 フリップフロップ
31 トランジスタ
32 容量素子
50 基板
51 下地層
52 ゲート層
53 ゲート絶縁層
54 酸化物半導体層
55a ソース層
55b ドレイン層
56 保護絶縁層
57 平坦化絶縁層
58a 導電層
58b 導電層
100 基板
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート層
112 絶縁層
114a 不純物領域
114b 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120a 高濃度不純物領域
120b 高濃度不純物領域
122 金属層
124a 金属化合物領域
124b 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ソース層
130b ドレイン層
132 絶縁層
134 導電層
136a 電極層
136b 電極層
136d ゲート層
138 ゲート絶縁層
140 酸化物半導体層
142a ソース層
142b ドレイン層
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極層
150b 電極層
150d 電極層
150e 電極層
152 絶縁層
154a 電極層
154b 電極層
154d 電極層
160 トランジスタ
162a 酸化物導電層
162b 酸化物導電層
164 トランジスタ
210a NANDゲート
210b NANDゲート
210c NANDゲート
210d NANDゲート
210e NANDゲート
210f NANDゲート
211a ANDゲート
211b ANDゲート
212a スイッチ
212b スイッチ
212c スイッチ
212d スイッチ
400 絶縁層
437 絶縁層
450a 結晶性酸化物半導体層
450b 結晶性酸化物半導体層
453 酸化物半導体層
501 下地絶縁層
502 埋め込み絶縁物
503a 半導体領域
503b 半導体領域
503c 半導体領域
504 ゲート絶縁層
505 ゲート層
506a 側壁絶縁物
506b 側壁絶縁物
507 絶縁物
508a ソース層
508b ドレイン層
600 基板
602 下地絶縁膜
604 保護絶縁膜
606 酸化物半導体膜
606a 高抵抗領域
606b 低抵抗領域
608 ゲート絶縁層
610 ゲート層
612 側壁絶縁膜
614 電極
616 層間絶縁膜
618 層間絶縁膜
700 基板
702 下地絶縁膜
706 酸化物半導体膜
708 ゲート絶縁層
710 ゲート層
714 電極
716 層間絶縁膜
718 配線
720 保護膜
801 測定系
811 トランジスタ
812 トランジスタ
813 容量素子
814 トランジスタ
815 トランジスタ
900 基板
901 ALU
902 ALU Controller
903 Instruction Decoder
904 Interrupt Controller
905 Timing Controller
906 Register
907 Register Controller
908 Bus I/F
909 ROM
920 ROM I/F
Claims (4)
- フリップフロップと、トランジスタと、容量素子と、を有し、
前記トランジスタのソース電極又はドレイン電極の一方は、前記フリップフロップの出力端子と電気的に接続され、
前記トランジスタのソース電極又はドレイン電極の他方は、前記容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極には、電源電位が与えられ、
前記フリップフロップの入力端子は、前段のフリップフロップの出力端子と電気的に接続され、
前記トランジスタは、酸化物半導体層にチャネル形成領域を有する半導体装置。 - フリップフロップと、トランジスタと、容量素子と、を有し、
前記トランジスタのソース電極又はドレイン電極の一方は、前記フリップフロップの出力端子と電気的に接続され、
前記トランジスタのソース電極又はドレイン電極の他方は、前記容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極には、電源電位が与えられ、
前記フリップフロップの入力端子は、前段のフリップフロップの出力端子と電気的に接続され、
前記トランジスタは、酸化物半導体層と、前記酸化物半導体層上の金属酸化物層と、を有し、
前記トランジスタは、前記酸化物半導体層にチャネル形成領域を有し、
前記金属酸化物層は、前記トランジスタのソース電極又はドレイン電極と電気的に接続される半導体装置。 - 請求項2において、
前記金属酸化物層は、前記トランジスタのソース電極又はドレイン電極と接する領域を有する半導体装置。 - 請求項2または請求項3において、
前記金属酸化物層は、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、及びインジウム錫酸化物のいずれか一を有する半導体装置。
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