KR940009964B1 - 다이나믹 배럴 시프터 - Google Patents

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KR940009964B1
KR940009964B1 KR1019910002013A KR910002013A KR940009964B1 KR 940009964 B1 KR940009964 B1 KR 940009964B1 KR 1019910002013 A KR1019910002013 A KR 1019910002013A KR 910002013 A KR910002013 A KR 910002013A KR 940009964 B1 KR940009964 B1 KR 940009964B1
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쯔네아끼 구도우
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가부시끼가이샤 도시바
아오이 죠이찌
도시바 마이크로 일렉트로닉스 가부시끼가이샤
다께다이 마사다까
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Abstract

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Description

다이나믹 배럴 시프터
제 1 도는 본 발명의 한 실시예에 관계되는 다이나믹 배럴 시프터의 하드웨어 구성도.
제 2 도 내지 제5도는 종래 기술을 도시한 것인데,
제 2 도는 하드웨어의 구성도.
제 3 도는 제 1 도 및 제 2 도에 도시한 다이나믹 배럴 시프터의 동작을 도시한 타이밍도.
제 4 도는 제 1 도 및 제 2 도에 도시한 다이나믹 배럴 시프터에 있어서의 입력 부호의 시프터 결과를 설명하는 도면.
제 5a 도는 제 2 도에 도시한 다이나믹 배럴 시프터에 사용되는 Nch의 트랜스퍼 게이트의 구성도.
제 5b 도는 데이타 전파를 전원 전위까지 프리차지할 경우의 패스트랜지스터의 구성도.
* 도면의 주요부분에 대한 부호의 설명
2a 내지 2d : 클럭 인버터 3 : 제 1 셀렉터부
4 : 프리차지 회로 5 : 제 2 셀렉터부
6a 내지 6h : 출력 인버터 22a 내지 22h : 센스 인버터
23 : Pch 프리차지 회로
24a 내지 24g : P 채널 MOS형 FET 트랜지스터
본 발명은 프리차지(precharge) 방식을 이용한 다이나믹 배럴 시프터(dynamic barrel shifter)에 관한 것으로, 특히 저소비전력이면서도 고속 동작 가능한 다이나믹 배럴 시프터에 관한 것이다.
근래, 병렬 데이타를 입력하여 소정 방향으로 소정 비트수만큼 자유로이 시프터하고, 이 시프터된 데이타를 병렬로 출력하는 다이나믹 배럴 시프터가 고위(高位) 마이크로프로세서에 사용되도록 되어 왔다.
제 2 도에는 종래의 4비트 다이나믹 배럴 시프터의 하드웨어의 한 구성예가 도시되어 있다.
도시된 바와 같이, 4비트 다이나믹 배럴 시프터(1)은 4비트로 이루어진 데이타를 형성하는 각각의 2진 부호(D0 내지 D3)을 입력하는 클럭 인버터(2a 내지 2d), 병렬 입력된 2진 부호 계열로 이루어진 데이타에 대해서 2비트 시프터를 행하는지의 여부를 선택하는 제 1 셀렉터부(3), 이 셀렉터부(3)의 출력측 데이타 전파로에 클럭 신호에 동기해서 미리 차지를 행하는 프리차지 회로(4), 상기 데이타 전파로(傳播路)를 전파한 데이타에 대해서 1비트 시프터를 행하는지의 여부를 선택하는 제 2 셀렉터부(5) 및 이 셀렉터부(5)에서 출력되는 시프터 데이타를 형성하는 각각의 2진 부호를 재차 드라이브하여 병렬 출력하는 출력 인버터(6a 내지 6h)를 포함한다.
여기에서, 클럭 인버터(2a 내지 2d)는 인버터(7)에서 "H"레벨로 반전된 클럭 신호에 동기해서 입력 데이타의 각각의 2진 부호를 반전함과 동시에 드라이브한다.
제 1 셀렉터부(3)은 시프터 제어 신호(S1)의 라인을 게이트측에 접속한 N채널 MOS형 FET 트랜지스터(이하, Nch라 칭함)(8a 내지 8f)와, 시프터 제어 신호(S1)을 인버터(9)에서 반전한 신호의 라인을 게이트측에 접속한 Nch(10a 내지 10f)로 구성된다. 그리고, 각각의 Nch의 소오스측과 드레인측은 게이트 신호의 "H"레벨에 동기해서 도통한다.
제 2 셀렉터부(5)는 시프터 제어 신호(S2)의 라인을 게이트측에 접속한 Nch(11a 내지 11g)와, 시프터 제어신호(S2)를 인버터(12)에서 반전한 신호의 라인을 게이트측에 접속한 Nch(13a 내지 13g)로 구성된다. 그리고, 제 1 셀렉터부(3)과 마찬가지로 각각의 Nch는 게이트 신호의 "H"레벨에 동기하여 도통한다.
프리차지 회로(4)는 전원과 데이타 전파로의 사이에 재개해서 소정의 성전압을 데이타 전파로에 차지(charge)하는 Nch(14a 내지 14f)로 구성된다.
상기 구성에 있어서, 제 3 도의 타이밍도에 도시한 바와 같이, 4비트 다이나믹 배럴 시프터(1)에서는 클럭 신호가 "H"레벨로 되었을때(시각 t0), 프리차지 회로(4)가 데이타 전파로에 전원 전압과의 전위보다 낮은 소정의 정전압을 소정의 프리차지 시간 (t3-t0)인가한다. 즉, 제 1 셀렉터부(3) 및 제 2 셀렉터부(5)가 "H"레벨(정전위)로 초기 설정되고, 출력 부호(OUT0 내지 OUT6)은 출력 인버터(6a 내지 6h)에 반전되어 "L"레벨(영전위)로 설정된다.
또한, 상기의 프리차지 시간내에 입력 데이타가 준비된다(시각 t1). 더욱이, 상기 프리차지 시간내에 시프터 제어신호(S1, S2)가 입력 데이타를 소정 비트수 시프터하기 위해 "H"레벨 또는 "L"레벨로 조정되고(시각 t2), 후술하듯이 입력되는 데이타에 대한 시프터할 비트수가 설정된다.
이어서, 클럭 신호가 "L"레벨이 되었을때(시각 t3), 인버터(7)에서 "H"레벨에 반전된 클럭 신호에 동기해서 클럭 인버터(2a 내지 2d)에서 2진 부호가 반전되어 병렬 입력된다.
이 2진 부호 계열로 이루어진 데이타는 제 1 셀렉터부(3)에서 시프터 제어신호 (S1)이 "H"레벨인 경우 Nch(8a 내지 8f)가 도통하므로, Nch(8c 내지 8f)를 전파한다. 즉, 상기 데이타는 도면에서 좌로 2비트에 상당하는 분만 시프터된다.
상기 신호 (S1)이 "L"레벨인 경우, 상기 신호(S1)은 인버터(9)에 "H"레벨로 반전되므로 Nch(10a 내지 10f)가 도통하고, 상기 데이타는 Nch(10a 내지 10d)를 전파한다. 즉, 상기 데이타는 시프터되지 않는다.
이와 같이, 제 1 셀렉터부(3)을 전파한 데이타는 제 2 셀렉터부(5)에서 제 1 셀렉터부(3)과 마찬가지로 시프터를 하는지의 여부를 재차 선택한다.
예를 들어, 시프터 제어신호(S2)가 "H"레벨인 경우, Nch(11a 내지 11g)가 도통하고, 상기 데이타는 Nch(11b 내지 11g)를 전파한다. 즉, 상기 데이타는 도면에서 좌로 1비트 시프터된다.
상기 신호(S2)가 "L"레벨인 경우, 상기 신호(S2)는 인버터(12)에서 "H"레벨로 반전되므로 Nch(13a 내지 13g)가 도통하고, 상기 데이타는 Nch(13a 내지 13f)를 전파한다. 즉, 상기 데이타는 시프터되지 않는다.
이어서, 제 2 셀렉터부(5)를 전파한 데이타는 이 데이타를 형성하는 2진 부호마다 출력 인버터(6a 내지 6g)에서 드라이브되어 출력부호 (OUT0 내지 OUT6)으로서 출력된다(시각 t4).
또한, Nch(8a,8b,10c,10f,11a,13g)는 도통한 경우 클럭 신호가 입출력된다. 또한, 출력 인버터(6h)에서는 항상 클럭 신호가 입출력된다.
이상의 2진부호 계열로 이루어진 데이타의 시프터 결과를 제 4 도에 도시한다.
도시한 바와 같이, 4비트의 입력 데이타를 형성하는 2진부호(D0 내지 D3)에 대한 출력 부호 (OUT0 내지 OUT7)을, OUT0에서 OUT3까지의 출력 부호를 출력하는 4비트의 출력부 Ⅰ와, OUT4에서 OUT7까지의 출력 부호를 출력하는 4비트의 출력부Ⅱ로 나눠서 검출한다.
그러면, 출력부 Ⅰ에서는 왼쪽 방향의 시프터가 표시되고, 시프터되는 비트수는 0에서 3까지 변화한다. 또, 출력부 Ⅱ에서는 오른쪽 방향의 시프터가 표시되고, 시프터되는 비트수는 1에서 4까지 변화한다.
다시 말하면, 4비트 다이나믹 배럴 시프터(1)은 4비트로 이루어진 데이타에 대해서 시프터 제어신호(S1 및 S2)를 조작함으로써, 고려될 수 있는 모든 종류의 시프터를 자유로이 행할 수 있다.
다음으로, 상기 2진부호의 전파로 전위의 변화에 관해서 설명하겠다.
예를 들어, 입력 부호가 "H"레벨인 경우, 상기 입력 부호는 클럭 인버터(2a 내지 2d)에서 "L"레벨로 반전된다. 그러므로, 상기 입력 부호의 전파 경로에 미리 차지된 전력은 상기 입력 부호를 출력하려고 선정된 출력 인버터의 입력측을 포함해서 방전된다. 그리고, 소정의 정전위에 있는 데이타 전파로가 방전에 의해 출력 인버터(6a 내지 6h)의 임계 전압(일반적으로, 전원 전압 VDD의 절반)을 하회(下回)하면, 선정된 출력 인버터는 전파하는 2진부호가 "L"레벨이라고 감지하여 출력 부호를 "H"레벨로 전환시킨다. 이것은, 2진부호로 이루어진 데이타를 시프터 처리하기 위한 소요시간은 방전 개시후 임계 전압을 하회하기까지의 방전시간인 것을 의미한다.
한편, 입력 부호가 "L"레벨(영전위)인 경우, 클럭 인버터(2a 내지 2d)에 의해 상기 입력 부호는 "H"레벨(정전위)에 반전된다. 그러므로, 상기 입력 부호의 전파 경로에 미리 차지된 전력은 보존되고, 선정된 출력 인버터의 입력측 정전위는 변화하지 않는다. 즉, 출력 부호는 "L"레벨로 유지되므로, 2진부호로 이루어진 데이타를 시프터 처리하기 위한 소요시간은 실질적으로 거의 영(0)인 것을 의미한다.
따라서 데이타 전파로 프리차지를 행하는 다이나믹 배럴 시프터에서는 "L"레벨로 유지되므로 2진부호로 이루어진 데이타를 시프터 처리하기 위한 소요시간은 실질적으로 거의 영(0)인 것을 의미한다.
따라서 데이타 전파로에 프리차지를 행하는 다이나믹 배럴 시프터에서는 "L"레벨의 입력 부호에 대해서, 처리시간이 거의 영이므로 대폭적으로 데이타 처리의 고속화가 도모된다.
또한, Nch의 백 게이트(back gate) 효과를 이용하여 정(正)의 프리차지 전압을 전원 전압 VDD(여기에서는 5V로 가정한다)보다 낮은 전위 VDD-Vth(Vth는 백 게이트 효과에 의한 전압 강하분으로, 1.7V정도이다)로 억제하므로, 전원 전압 VDD에 균등한 전위까지 프리차지하는 경우와 비교하면, 임계 전압을 하회하기까지의 방전시간이 적다. 즉, "H"레벨의 입력 부호에 대한 처리시간이 적어지므로, 다시금 데이타 처리의 고속화가 도모된다.
또한, 상기 백 게이트 효과에 의해, 방전에 의한 소비전력을 감소시킬 수 있어 경제적이다.
그러나, 상기의 다이나믹 배럴 시프터에서는 "H"레벨의 2진부호 전위 VDD-Vth의 출력 인버터(6a 내지 6h)의 임계 전압과의 전위치가 작으므로, 출력 인버터(6a 내지 6h)에서의 동작 이득이 적고, 출력 인버터(6a 내지 6h)에 있어서 차지 공유, 잡음 및 커플링(coupling)등에 의하여 오동작을 일으키는 일이 다소 있었다.
그러므로, 제 5a 도에 도시된 바와 같이, 제 2 셀렉터부(5)의 Nch, 예를 들어 Nch(11a, 13a)가 구성하는 트랜스퍼게이트를 패스트랜지스터로 대체한 방식이 채용되고 있다.
예를 들어, 패스트랜지스터는 제 5b 도에 도시된 바와 같이, Nch(11a, 13a)에 각각 P채널 MOS형 FET트랜지스터(이하, Pch라 칭함)를 서로 합하여, Nch 및 Pch를 병렬로 접속해서 이루어진 접속체를 다시금 병렬 접속한 회로로 구성된다.
상기 방식에서는, Nch에 생기는 백 게이트 효과의 영향이 Pch에 의해 배제되고, 제 2 셀렉터부(5)에서 출력 인버터(6a 내지 6h)로 출력되는 "H"레벨의 2진부호 전위는 전원 전압 VDD로 균등해지고, 충분한 동작 이득을 얻을 수 있다.
그러나, 상기의 패스트랜지스터 방식에서는 제 2 셀렉터부(5)의 트랜지스터 수가 배로 증가하여, 다이나믹 배럴 시프터의 크기가 대폭적으로 커져버린다. 그러므로, 제 2 셀렉터부(5)의 Nch를 Pch로 교환하는 방식이 고려되지만, Pch뿐인 경우 Nch와 비교해서 방전능력이 떨어져 동작시간이 늦어져버린다.
또한, 전원 전압 VDD와 출력 인버터(6a 내지 6h)의 임계 전압의 전위차가 커지기 때문에, 임계 전압으로 저하하기까지의 방전 시간이 길어지고, "H"레벨의 입력 부호에 대한 처리시간이 증대된다.
상기와 같이, Nch의 백 게이트 효과를 이용한 다이나믹 배럴 시프터에 있어서는, 출력 인버터에서의 동작 이득이 적고, 출력 인버터가 오동작을 일으킨다는 문제점이 있었다.
또한, 제 2 셀렉터부(5)를 패스트랜지스터에서 구성함으로써, 상기 동작이득을 충분히 확보할 수 있으나, 이 경우 다이나믹 배럴 시프터의 크기가 대폭적으로 커져버린다는 문제점이 있었다. 더욱이, "H"레벨의 입력 부호에 대한 처리시간이 증대해 버린다는 문제점도 있었다.
그러므로, 본 발명은 상기 종래 기술의 문제점을 해소하기 위한 것으로, 목적하는 바는, 차지 공유, 잡음 및 커플링 등에 대해 오동작을 일으킴이 없이 종래와 마찬가지로 고속 동작이 가능하고, 또한, 대폭적으로 크기가 커지는 일 없이 소비전력이 적어도 되는 다이나믹 배럴 시프터를 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명은, 2진부호 계열로 이루어진 데이타를 병렬 입력하는 데이타 입력부, 이 입력부에서 입력된 데이타를 소정의 비트수 시프터하는 데이타 시프터부, 이 시프터부에서 시프터된 데이타를 병렬 출력하는 시프터 데이타 출력부 및 상기 데이타의 입력에 앞서 미리 상기 데이타 시프터부 및 상기 시프터 데이타 출력부의 데이타 전파로를 차지하는 프리차지부를 포함하는 다이나믹 배럴 시프터에 있어서, 상기 프리차지부는 전원에서 제 1 도전 제어체를 통해서 상기 데이타 시프터부의 데이타 전파로에 전원 전압보다 낮은 전위를 인가하는 제1전원 전압 인가 회로와, 전원에서 제 2 도전 제어체를 통하여 상기 시프터 데이타 출력부의 입력측 데이타 전파로 전원 전압에 균등한 전위를 인가하는 제 2 전원 전압 인가 회로를 포함하고, 상기 시프트 데이타 출력부는 임계 저납이 전원 전압의 절반보다 높게 설정된 센스(sense)인버터를 상기 시프터 데이타를 형성하는 2진부호의 전파로마다 설치한 것을 특징으로 한다.
본 발명의 다이나믹 배럴 시프터에서는 데이타의 입력에 앞서, 백 게이트 효과가 생기는 제 1 도전 제어체(예를 들어, N채널 트랜지스터)로 구성되는 제1전원 전압 인가 회로가, 전원 전압(예를 들어, 정전압)보다 낮은 전위를 데이타 시프터부에 인가하여 "H"레벨(정전위)로 초기 설정한다. 또한, 백 게이트 효과가 생기지 않는 제 2 도전 제어체(예를 들어, P채널 트랜지스터)로 구성되는 제2전원 전압 인가 회로가 상기 전원 전압에 균등한 전위를 시프터 데이타 출력부의 입력측에 인가하여 "H"레벨(정전위)로 초기 설정한다.
이때, 시프트 데이타 출력부에서는 센스 인버터가 상기 "H"레벨을 반전한 "L"레벨(영전위)의 2진부호를 출력한다.
이어서, 병렬 입력된 데이타가 데이타 시프터부내를 전파하여 소정의 비트수가 시프터된다.
여기에서, 데이타 시프터부내에서 시프터되는 데이타를 형성하는 2진부호가 "H"레벨(정전위)인 경우, 시프터 데이타 출력부의 입력측 데이타 전파로의 전위는 전원 전압에 균등한 정전위로 보존된다. 그러므로, 상기 전파한 2진부호는 전원 전압에 균등한 정전위를 가지므로, 시프터 데이타 출력부의 센스 인버터는 레벨 전환 동작을 하지않고 "L"레벨을 계속 출력한다.
즉, 상기 2진부호에 대한 시프터 처리에 요하는 시간은 실질적으로 거의 영인 것을 의미한다.
또한, 상기 시프터되는 데이타를 형성하는 2진부호가 "L"레벨(영전위)인 경우, 시프터 데이타 출력부의 입력측 데이타 전파로의 전원 전압에 균등한 정전위는 방전에 의해 저하한다. 그리고, 상기 데이타 전파로의 전위가 시프터 데이타 출력부의 센스 인버터의 임계 전압을 하회했을때, 센스 인버터는 전파하는 2진부호가 "L"레벨이라고 감지하여 레벨 전환 동작을 행해서 "H"레벨을 출력한다.
즉, 상기 2진부호에 대한 시프터 처리에 요하는 시간은, 시프터 데이타 출력부의 입력측 데이타 전파로의 전원 전압에 균등한 정전위가 센스 인버터의 임계 전압을 하회하기 까지의 방전 시간이 되는 것을 의미한다.
따라서, 데이타 시프터부의 데이타 전파로는 백 게이트 효과를 이용하여 전원 전압보다 낮은 전위에 차지 했으므로, 전원 전압에 균등한 전위에까지 차지하는 경우와 비교해서 경제적이다.
또한, 시프트 데이타 출력부의 입력측 데이타 전파로는 백 게이트 효과의 영향을 받지 않고 전원 전압에 균등한 전위에까지 차지되므로, 시프트 데이타 출력부에서 충분한 동작 이득을 얻을 수 있다.
또한, 상기 동작 이득이 충분히 확보되는 조건내에서 센스 인버터의 임계 전압을 전원 전압의 절반보다도 높은 전위에 설정함으로써, 종래와 같은 정도로 상기 방전시간을 유지할 수 있다.
또한, 시프터 데이타 출력부의 입력측 데이타 전파로에 한정해서 전원 전압에 균등한 정전위가 차지되므로, 방전에 의한 소비 전력의 증가는 최소한으로 억제된다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명하겠다.
제 1 도는 본 발명의 한 실시예에 관계되는 다이나믹 배럴 시프터의 하드웨어 구성도이다.
도시한 바와 같이, 본 실시예의 다이나믹 배럴 시프터(21)은 제 2 도에 도시한 종래의 4비트 다이나믹 배럴 시프터(1)과 마찬가지로 클럭 인버터(2a 내지 2d), 제 1 셀렉터부(3)내의 Nch(8a 내지 8f) 및 Nch(10a 내지 10f), 프리차지 회로(4)내의 Nch(14a 내지 14f), 제 2 셀렉터부(5)내의 Nch(11a 내지 11g) 및 Nch(13a 내지 13g) 및 인버터(7,9,12)를 포함하고, 또한 본 실시예에서는 제 2 도에 도시한 출력인버터(6a 내지 6h)에 대체해서 센스 인버터(22a 내지 22h)와, 이 인버터 (22a 내지 22h)의 입력측 데이타 전파로에 클럭 신호에 동기해서 미리 차지를 행하는 Pch 프리차지 회로(23)을 포함하여 구성된다.
여기에서, Pch 프리차지 회로(23)은 전원과 데이타 전파로 사이의 Pch(24a 내지 24g)를 통해서 전원 전압 VDD를 데이타 전파로에 인가한다.
또한, 센스 인버터(22a 내지 22h)는 임계 전압을 전원 전압 VDD의 절반보다 높게 설정한 인버터이다.
상기 구성에 있어서, 다이나믹 배럴 시프터(21)은 클럭 신호가 "H"레벨로 되었을때, Pch로 이루어진 Pch 프리차지 회로(23)은 인버터(7)에서 "L"레벨로 반전된 클럭 신호에 동기해서 센스 인버터(22a 내지 22h)의 입력측 데이타 전파로에 전원 전압에 균등한 정전위를 미리 차지한다.
즉, 센스 인버터(22a 내지 22h)의 입력측이 "H"레벨에 초기 설정되고, 출력 부호 (OUT0 내지 OUT6)은 센스 인버터(22a 내지 22h)에 반전되어 "L"레벨로 설정된다.
또한, 종래의 4비트 다이나믹 배럴 시프터(1)과 마찬가지로 프리차지 회로(4)는 제 1 셀렉터부(3) 및 제 2 셀렉터부(5)를 전원 전압보다 낮은 정전위에 미리 차지하여 "H"레벨로 초기 설정한다.
이어서, 종래와 마찬가지로 제 3 도에 도시한 타이밍도에 따라서 2진부호(D0 내지 D3)으로 이루어진 입력 데이타가 제 1 셀렉터부(3) 및 제 2 셀렉터부(5)에서 시프터되어, 제 4 도에 도시한 종래예와 마찬가지로 시프터 결과가 얻어진다.
여기에서, 상기한 시프터된 데이타를 형성하는 2진부호가 "H"레벨인 경우(즉, 입력 부호가 "L"레벨이다), 상기 2진부호의 전파로에 미리 차지된 전력은 보존되고, 상기 2진부호를 출력하려고 선정된 센스 인버터의 입력측 정전위는 변화하지 않는다.
즉, 출력 부호는 "L"레벨로 유지되어, 상기 2진부호의 처리시간은 실질적으로 거의 영이 된다.
한편, 상기 시프터된 데이타를 형성하는 2진부호가 "L"레벨인 경우(즉, 입력 부호가 "H"레벨이다). 상기 2진부호의 전파로에 미리 전원 전압에 균등한 전위에까지 차지된 전력은 방전된다. 그리고, 상기 전파로의 전위가 센스 인버터(22a 내지 22h)의 임계 전압을 하회하며, 선정된 센스 인버터(22a 내지 22h)는 전파 하는 2진부호를 "L"레벨이라고 감지하여 출력 부호를 "H"레벨로 전환한다.
즉, 전원 전압에 균등한 전위에서 센스 인버터(22a 내지 22h)의 임계 전압까지 필요한 방전 시간이 데이타를 형성하는 2진부호에 대한 처리시간으로 된다.
따라서, 본 실시예의 다이나믹 배럴 시프터에서는 센스 인버터의 입력측 데이타 전파로를 백 게이트 효과가 생기지 않는 Pch를 이용하여 전원 전압에 균등한 정전위에까지 미리 차지하였으므로, 시프터 데이타 출력부에서 충분한 동작 이득이 얻어지고, 차지 공유, 잡음 및 커플링 등에 의한 오동작을 방지할 수 있다. 또한, 상기 동작 이득이 충분히 확보되는 조건내에서 센스 인버터의 임계 전압을 전원 전압의 절반보다도 높은 전위에 설정함으로써, 종래와 같은 정도로 상기 방전시간을 유지할 수 있다. 즉, "H"레벨의 입력 부호에 대해 고속 동작을 보존할 수 있다.
또한, Pch를 사용해서 전원 전압에 균등한 정전위까지 미리 차지하는 영역을 센스 인버터의 입력측 데이타 전파로에 한정했으므로, 방전에 의한 전력 소비를 최소한으로 억제할 수 있다.
또한, 제 2 셀렉터부(5)를 패스트랜지스터로 대체함이 없이, 센스 인버터의 입력측 데이타 전파로에 Pch를 개재하는 것만으로 전원 전압에 균등한 정전위를 차지하였으므로, 크기의 증가는 최소한으로 억제할 수 있다.
또한, 시프터 데이타 출력부의 입력측 데이타 전파로에서 종래와 비교하여 높은 전위 사이에서의 방전이 행해지므로, 방전 속도가 빨라진다. 즉, 종래와 같은 동작 이득으로도 데이타의 처리 속도는 빨라진다.
이상의 다이나믹 배럴 시프터에서는 각각의 센스 인버터마다 Pch를 설치하였으나, 센스 인버터의 입력측 데이타 전파로에 미피 차지하는 타이밍은 같으므로, 1개의 Pch만을 이용하여 각각의 센스 인버터의 입력측 데이타 전파로에 미리 차지하도록 해도 좋다. 또한, 상기 1개로 대용하는 Pch에 있어서는 프리차지하기 위한 부하가 증대하기 때문에, 프리차지 능력이 큰 대용량의 Pch를 이용하여, 차지시간의 증가를 억제하도록 해도 좋다.
또한, 본 실시예에서는 프라차지 회로(4)를 병용하였으나, Pch 프리차지 회로(23)망으로도 프리차지 시간이 약간 길어진 뿐이므로, 반드시 프리차지 회로(4)를 병용한 필요는 없다. 또한, 본 실시예에서는 정전위에 미리 차지하였으나, 부전위에 미리 차지해도 좋다. 이 경우, 입력하는 "H"레벨의 부호를 영전위로 하고, "L"레벨의 부호를 부전위로 한다. 그리고, "L"레벨의 부호가 입력할때 다이나믹 배럴 시프터는 방전을 행한다.
본 발명은 상기 실시예에 한정되는 것은 아니고, 적절한 설계적 변경에 의해 적절한 상태로 실시할 수 있는 것이다.
상술된 바와 같이 본 발명에 의하면, 2진부호 계열로 이루어진 데이타를 병렬 입력하는 데이타 입력부, 이 입력부에서 입력된 데이타를 소정의 비트수 시프터하는 데이타 시프터부, 이 시프터부에서 시프터된 데이타를 병렬 출력하는 시프터 데이타 출력부 및 상기 데이타의 입력에 앞서 미리 상기 데이타 시프터부 및 상기 시프터 데이타 출력부의 데이타 전파로를 차지하는 프리차지부를 포함하는 다이나믹 배럴 시프터에 있어서, 상기 프리차지부는 전원에서 제 1 도전 제어체를 통해서 상기 데이타 시프터부의 데이타 전파로에 전원 전압보다 낮은 전위를 인가하는 제1전원 전압 인가 회로의, 전원에서 제 2 도전 제어체를 통하여 상기 시프트 데이타 출력부의 입력측 데이타 전파도로 전원 전압에 균등한 전위를 인가하는 제2전원 전압 인가회로를 포함하고, 상기 시프터 데이타 출력부는 임계 전압이 전원 전압의 절반보다 높게 설정된 센스 인버터를, 상기 시프터 데이타를 형성하는 2진 부호의 전파로마다 설치했으므로, 입력 데이타를 시프터하여 출력할때 백 게이트 효과의 영향을 받지 않고 동작 이득을 충분히 얻을 수 있으며, 차지 공유, 잡음 및 커플링 등에 의해 오동작을 일으키지 않고 종래와 마찬가지로 고속 동작이 가능하고, 또한 대폭적으로 크기가 커지는 일이 없으며, 또한 소비 전력이 적어도 되므로 경제적이다.

Claims (2)

  1. 2진부호 계열로 이루어진 데이타를 병렬 입력하는 데이타 입력부(2a-2d), 상기 입력부에서 입력된 데이타를 소정의 비트수 시프터하는 데이타 시프터부(3,5), 상기 시프터부에서 시프터된 데이타를 병렬 출력하는 시프터 데이타 출력부(22a-22h) 및 상기 데이타의 입력에 앞서 미리 상기 데이타 시프터부 및 상기 시프터 데이타 출력부의 데이타 전파로를 차지하는 프리차지부(4,23)을 포함하는 다이나믹 배럴 시프터에 있어서, 상기 프리차지부가, 전원에서 제 1 도전 제어체를 통해서 상기 데이타 시프터부의 데이타 전파로에 전원 전압보다 낮은 전위를 인가하는 제1전원 전압 인가 회로(4) 및 상기 전원에서 제 2 도전 제어체를 통해서 상기 시프터 데이타 출력부의 입력측 데이타 전파도로 전원 전압에 균등한 전위를 인가하는 제 2 전원 전압 인가 회로(23)을 포함하고, 상기 시프트 데이타 출력부가, 임계 전압이 전원 전압의 절반보다 높게 설정된 센스 인버터를, 상기 시프터 데이타를 형성하는 2진 부호의 전파로마다 설치한 것을 특징으로 하는 다이나믹 배럴 시프터.
  2. 제 1 항에 있어서, 제1전원 전압 인가 회로의 제 1 도전 제어체가, 백 게이트 효과가 생기는 N채널 트랜지스터이고, 제2전원 전압 인가 회로의 제 2 도전 제어체가, 백 게이트 효과가 생기지 않는 P채널 트랜지스터인 것을 특징으로 하는 다이나믹 배럴 시프터.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05134848A (ja) * 1991-03-06 1993-06-01 Fujitsu Ltd 中央処理装置のデータシフト回路
US5309382A (en) * 1992-10-01 1994-05-03 Silicon Graphics, Inc. Binary shifter
US5555202A (en) * 1994-12-05 1996-09-10 Cirrus Logic, Inc. Low-power, high-performance barrel shifter
US5832777A (en) * 1996-11-19 1998-11-10 Borg-Warner Automotive, Inc. Electromechanical transmission control apparatus
US6895420B1 (en) * 2000-02-16 2005-05-17 Hewlett-Packard Development Company, L.P. Apparatus and method for sharing data FET for a four-way multiplexer
US9959247B1 (en) 2017-02-17 2018-05-01 Google Llc Permuting in a matrix-vector processor
US11817811B2 (en) 2019-03-12 2023-11-14 Allegro Microsystems, Llc Motor controller with power feedback loop

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396994A (en) * 1980-12-31 1983-08-02 Bell Telephone Laboratories, Incorporated Data shifting and rotating apparatus
US4653019A (en) * 1984-04-19 1987-03-24 Concurrent Computer Corporation High speed barrel shifter
GB8617579D0 (en) * 1986-07-18 1986-08-28 Sigmex Ltd Raster graphical display system
JPS63225822A (ja) * 1986-08-11 1988-09-20 Toshiba Corp バレルシフタ
JPS6382513A (ja) * 1986-09-26 1988-04-13 Toshiba Corp バレルシフタ
JPS6386024A (ja) * 1986-09-30 1988-04-16 Toshiba Corp バレルシフタ
JPH0225921A (ja) * 1988-07-15 1990-01-29 Toshiba Corp バレルシフタ
JPH0230215A (ja) * 1988-07-20 1990-01-31 Hitachi Ltd スイツチング回路
US4999796A (en) * 1989-12-14 1991-03-12 Motorola, Inc. Sticky bit detection and shifting logic
US5024993A (en) * 1990-05-02 1991-06-18 Microelectronics & Computer Technology Corporation Superconducting-semiconducting circuits, devices and systems

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