JPS6263370A - 演算回路 - Google Patents
演算回路Info
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- JPS6263370A JPS6263370A JP60101411A JP10141185A JPS6263370A JP S6263370 A JPS6263370 A JP S6263370A JP 60101411 A JP60101411 A JP 60101411A JP 10141185 A JP10141185 A JP 10141185A JP S6263370 A JPS6263370 A JP S6263370A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は演算回路、特に累算器付乗算器回路にお・ける
プリロード礪能に関する。
プリロード礪能に関する。
（発明の技術的背景〕
乗等を行いながら、この積の累膣を行ってゆく演算は比
較的多く用いられる演算である。このような演算回路の
従来例として、特開昭５４−１２８２３３号公報に開示
された技術を以下に簡単に説明する。
較的多く用いられる演算である。このような演算回路の
従来例として、特開昭５４−１２８２３３号公報に開示
された技術を以下に簡単に説明する。
この回路は第３図に示すブロック図のように、乗算手段
１００．加算手段２００、累算制御手段３００、プリロ
ード制御手段４００１累算レジスタ手段５００から構成
されＣいる。乗算手段１００は、２つの入力端子Ｘｉｏ
およびＹｉｎに与えられた２つの数Ｘ、Ｙを、それぞれ
Ｘレジスタ１０１Ｙレジスタ１０２に入力し、更にこの
２つの数Ｘ、Ｙを乗算器１０３において乗じて、その積
ＸＹを出力する。加算手段２００は加算器２０１から構
成され、乗算手段１００から与えられた積ＸＹと、累算
制御手段３００から与えられた値との和を算出して出力
する。累算レジスタ手段５００は累算器レジスタ５０１
と３ステートバッファ５０２とから構成される。累算器
レジスタはプリロード制御手段４００から与えられた値
を記憶し、この記憶したデータＲを３ステートバッファ
５０２を介して外部端子ＯＵＴに出力する。
１００．加算手段２００、累算制御手段３００、プリロ
ード制御手段４００１累算レジスタ手段５００から構成
されＣいる。乗算手段１００は、２つの入力端子Ｘｉｏ
およびＹｉｎに与えられた２つの数Ｘ、Ｙを、それぞれ
Ｘレジスタ１０１Ｙレジスタ１０２に入力し、更にこの
２つの数Ｘ、Ｙを乗算器１０３において乗じて、その積
ＸＹを出力する。加算手段２００は加算器２０１から構
成され、乗算手段１００から与えられた積ＸＹと、累算
制御手段３００から与えられた値との和を算出して出力
する。累算レジスタ手段５００は累算器レジスタ５０１
と３ステートバッファ５０２とから構成される。累算器
レジスタはプリロード制御手段４００から与えられた値
を記憶し、この記憶したデータＲを３ステートバッファ
５０２を介して外部端子ＯＵＴに出力する。
３ステートバッファ５０２は信号ＦＳに基づいて動作し
、ＦＳ＝Ｏのとき累算器レジスタ５０１から与えられた
データＲに従って「１」またはｒＯＪを外部端子ＯＵＴ
に出力し、ＦＳ＝１のときハイインピーダンス状態とな
り乗算器レジスタ５０１−と外部端子ＯＵＴとを切断す
る。プリロード制御手段４００はプリロード選択ロジッ
ク４０１から構成される。このプリロード選択ロジック
は、加算器２０１から与えられる和と、累算器レジスタ
５０１のデータＲと、外部端子ＯＵＴのデータと、の３
つの入力からどれか１つを選択して出力し累算器レジス
タ５０１に記憶さゼる。この選択はプリロード制御信号
ＰＳとフィールド選択信号ＦＳに基づいて行われる。表
１にこのプリロード選択ロジック４０１の動作の真理値
表を示す。
、ＦＳ＝Ｏのとき累算器レジスタ５０１から与えられた
データＲに従って「１」またはｒＯＪを外部端子ＯＵＴ
に出力し、ＦＳ＝１のときハイインピーダンス状態とな
り乗算器レジスタ５０１−と外部端子ＯＵＴとを切断す
る。プリロード制御手段４００はプリロード選択ロジッ
ク４０１から構成される。このプリロード選択ロジック
は、加算器２０１から与えられる和と、累算器レジスタ
５０１のデータＲと、外部端子ＯＵＴのデータと、の３
つの入力からどれか１つを選択して出力し累算器レジス
タ５０１に記憶さゼる。この選択はプリロード制御信号
ＰＳとフィールド選択信号ＦＳに基づいて行われる。表
１にこのプリロード選択ロジック４０１の動作の真理値
表を示す。
〈表 １〉
累算制御手段３００は累算制御ロジック３０１から構成
される。この累算制御ロジック３０１は累算器レジスタ
５０１のデータＲを入力し、アキュムレート信号ＡＣＣ
および加減算制御信号ＡＤＤ／ＳＵＢに基づいて、累算
器レジスタ５０１のデータＲあるいはその２の補数値−
Ｒ１または０を出力し、加算器２０１に与える。。表２
にこの累算制御ロジック３０１の動作の真理値表を示す
。
される。この累算制御ロジック３０１は累算器レジスタ
５０１のデータＲを入力し、アキュムレート信号ＡＣＣ
および加減算制御信号ＡＤＤ／ＳＵＢに基づいて、累算
器レジスタ５０１のデータＲあるいはその２の補数値−
Ｒ１または０を出力し、加算器２０１に与える。。表２
にこの累算制御ロジック３０１の動作の真理値表を示す
。
〈表 ２〉
続いてこの演算回路の動作について説明する。
いま式（１）に示す演算を行う場合を考える。
ａ＝に＋ＸＩ Ｙｌ−＋Ｘ２ Ｙ２ ＋ −”・−（
１）この場合、まず定数ｋを外部端子０ＬＪＴに与える
ことによって累算器レジスタ５０１に累算の初期値とし
て記憶させる。これは、プリロード制御信号ＰＣ−１、
フィールド選択信号ＦＳ＝１とすることによって行われ
る。即ち、３ステートバッファ５０２はハイインピーダ
ンス状態となって累算器レジスタ５０１と外部端子ＯＵ
Ｔとを切断し、プリロード選択ロジック４０１は外部端
子ＯＵＴに与えられた値ｋを選択して累算器レジスタ５
０１に記憶さぼる。次に入力端子Ｘ、 Ｙ、にＩｎ’
Ｉｎ それぞれＸｉ 、Ｙｉが与えられ、乗算器１０３からは
この積Ｘ１Ｙ１・が出力される。一方、累算制御ロジッ
ク３０１からは、アキュムレート信号ＡＣＣ＝１、加減
算制御信号ＡＤＤ／５ＵＢ＝０どすることによって累算
器レジスタ５０１に記憶されている値ｋが出力され、加
算器２０１からは選択ロジック４０１に与えられるが、
ここでＰＣ−Ｏ，ＦＳ＝Ｏとすれば、値に＋Ｘ１Ｙｉは
そのまま累算器レジスタ５０１に記憶されることになる
。次に入力端子Ｘｉｎ、Ｙｉｎにそれぞれ×２゜Ｙ２が
与えられ、乗算器１０３からはこの積ｘ２Ｙ２が出力さ
れる。一方、累算制御ロジック３０１からは累算器レジ
スタ５０１に記憶されている値に＋ＸＩ Ｙｌが出力さ
れ、結局加算器２０１からはに＋Ｘ １Ｙ１＋Ｘ２ Ｙ
２が出力され、この値はプリロード選択ロジック４０１
を介して累算器レジスタ５０１に記憶される。以下同様
の手順が繰返され、総和ａは３ステートバッファ５０２
を介して外部端子０１ＪＴに出力される。
１）この場合、まず定数ｋを外部端子０ＬＪＴに与える
ことによって累算器レジスタ５０１に累算の初期値とし
て記憶させる。これは、プリロード制御信号ＰＣ−１、
フィールド選択信号ＦＳ＝１とすることによって行われ
る。即ち、３ステートバッファ５０２はハイインピーダ
ンス状態となって累算器レジスタ５０１と外部端子ＯＵ
Ｔとを切断し、プリロード選択ロジック４０１は外部端
子ＯＵＴに与えられた値ｋを選択して累算器レジスタ５
０１に記憶さぼる。次に入力端子Ｘ、 Ｙ、にＩｎ’
Ｉｎ それぞれＸｉ 、Ｙｉが与えられ、乗算器１０３からは
この積Ｘ１Ｙ１・が出力される。一方、累算制御ロジッ
ク３０１からは、アキュムレート信号ＡＣＣ＝１、加減
算制御信号ＡＤＤ／５ＵＢ＝０どすることによって累算
器レジスタ５０１に記憶されている値ｋが出力され、加
算器２０１からは選択ロジック４０１に与えられるが、
ここでＰＣ−Ｏ，ＦＳ＝Ｏとすれば、値に＋Ｘ１Ｙｉは
そのまま累算器レジスタ５０１に記憶されることになる
。次に入力端子Ｘｉｎ、Ｙｉｎにそれぞれ×２゜Ｙ２が
与えられ、乗算器１０３からはこの積ｘ２Ｙ２が出力さ
れる。一方、累算制御ロジック３０１からは累算器レジ
スタ５０１に記憶されている値に＋ＸＩ Ｙｌが出力さ
れ、結局加算器２０１からはに＋Ｘ １Ｙ１＋Ｘ２ Ｙ
２が出力され、この値はプリロード選択ロジック４０１
を介して累算器レジスタ５０１に記憶される。以下同様
の手順が繰返され、総和ａは３ステートバッファ５０２
を介して外部端子０１ＪＴに出力される。
なお上述の通常動作ではＡＣＣ−１、ＡＤＤ／５ＵＢ−
０として、累算制御ロジック３０１からは常に累算器レ
ジスタ５０１の値Ｒが出力されていたが、ＡＤＤ／５Ｕ
Ｂ−１としてＲのかわりに−Ｒを出力し負の累算を行う
こともできるし、ＡＣＣ−０として累算を全く行わない
こともできる。また、累算器レジスタ５０１に累算の初
期値ｋをロードする場合、外部端子ＯＵＴからロードす
るのではなく、ＰＣ＝１、ＦＳ＝Ｏとすることにより累
算器レジスタ５０１の内容をそのまま自分自身にロード
することもできる。
０として、累算制御ロジック３０１からは常に累算器レ
ジスタ５０１の値Ｒが出力されていたが、ＡＤＤ／５Ｕ
Ｂ−１としてＲのかわりに−Ｒを出力し負の累算を行う
こともできるし、ＡＣＣ−０として累算を全く行わない
こともできる。また、累算器レジスタ５０１に累算の初
期値ｋをロードする場合、外部端子ＯＵＴからロードす
るのではなく、ＰＣ＝１、ＦＳ＝Ｏとすることにより累
算器レジスタ５０１の内容をそのまま自分自身にロード
することもできる。
（背景技術の問題点〕
上述の従来回路においては、演算の高速化、簡略化を行
うことができないという欠点がある。例えば前述の式（
１）の演算を行った直後に式（２）の演算を行う場合を
考える。
うことができないという欠点がある。例えば前述の式（
１）の演算を行った直後に式（２）の演算を行う場合を
考える。
ａ’−に＋Ｘ１’ ｙ１’ ＋Ｘ２１ Ｙ２’ ＋−＜
２） 。
２） 。
この場合式（１）の演算も式（２）の演算も、累算の初
期値には全く同じ値である。ところが式（１）の演算終
了後には、この値には演算回路のどこにも保持されてい
ないのである。従って、続いて式（２）の演算を行う場
合、再び累算の初期１ｉｋを外部端子ＯＵＴからロード
しなければならない。これは演算の高速化、簡略化を図
る上で障害となる。また、例えば式（３）の演算を行う
場合を考えると、 ｂ ＝ ｋ ＋ Ｘ １Ｙ １ ＋ Ｘ ２ Ｙ ２＋
・・・＋Ｘ、Ｙ、＋に’ ・・・・・・
（３）ることができないのである。これは従来の回路で
は、外部端子ＯＵＴに与えた値と、累算器レジスタ５０
１に記憶された値との間の演算を行うこと″ができない
ためである。従来の回路で式（３）の° 演算を行うた
めにはより複雑で時間を要する手順を行わざるを得ない
。
期値には全く同じ値である。ところが式（１）の演算終
了後には、この値には演算回路のどこにも保持されてい
ないのである。従って、続いて式（２）の演算を行う場
合、再び累算の初期１ｉｋを外部端子ＯＵＴからロード
しなければならない。これは演算の高速化、簡略化を図
る上で障害となる。また、例えば式（３）の演算を行う
場合を考えると、 ｂ ＝ ｋ ＋ Ｘ １Ｙ １ ＋ Ｘ ２ Ｙ ２＋
・・・＋Ｘ、Ｙ、＋に’ ・・・・・・
（３）ることができないのである。これは従来の回路で
は、外部端子ＯＵＴに与えた値と、累算器レジスタ５０
１に記憶された値との間の演算を行うこと″ができない
ためである。従来の回路で式（３）の° 演算を行うた
めにはより複雑で時間を要する手順を行わざるを得ない
。
〔発明の目的）
そこで本発明は、乗算とその累算を行う場合に、演算の
高速化、簡略化を図ることのできる演算回路を提供する
ことを目的とする。
高速化、簡略化を図ることのできる演算回路を提供する
ことを目的とする。
本発明の第１の特徴は、乗算とその累算を行う演算回路
において、入力した２つの数の積を演算する乗算手段と
、この乗算手段から与えられた積を第１の入力としてこ
の第１の入力と第２の入力との和を演算する加算手段と
、この加算手段から与えられた和を累算値として記憶し
必要に応じてこれを外部端子に与える累算レジスタ手段
と、累算の初期値を入力して記憶するプリロード記憶手
段と、累算レジスタ手段に記憶されている累算値かある
いはプリロード記憶手段に記憶されている初期値かのど
ちらか一方を選択して加算手段に第２の入力として与え
ることができる緊締制御手段と、を設け、演算の高速化
、簡略化を図った点にある。
において、入力した２つの数の積を演算する乗算手段と
、この乗算手段から与えられた積を第１の入力としてこ
の第１の入力と第２の入力との和を演算する加算手段と
、この加算手段から与えられた和を累算値として記憶し
必要に応じてこれを外部端子に与える累算レジスタ手段
と、累算の初期値を入力して記憶するプリロード記憶手
段と、累算レジスタ手段に記憶されている累算値かある
いはプリロード記憶手段に記憶されている初期値かのど
ちらか一方を選択して加算手段に第２の入力として与え
ることができる緊締制御手段と、を設け、演算の高速化
、簡略化を図った点にある。
本発明の第２の特徴は、乗算とその累算を行う前述の演
算回路において、更に所定の操作にＪ：り乗算手段から
与えられた積のかわりに、プリロード記憶手段に記憶さ
れている値を加弾手段に第１の入力として与える積選択
手段を設け、演算の高速化、簡略化を図った点にある。
算回路において、更に所定の操作にＪ：り乗算手段から
与えられた積のかわりに、プリロード記憶手段に記憶さ
れている値を加弾手段に第１の入力として与える積選択
手段を設け、演算の高速化、簡略化を図った点にある。
以下本発明を第１図に示ず実施例に基づいて説明する。
この回路は、乗算手段１００．加籟手段２００、累算制
御手段３００′、免許レジスタ手段５００．プリロード
記憶手段６００、積選択手段７００から構成されている
。ここで、乗算手段１００、加算手段２００、累算レジ
スタ手段５００については、第３図に示す従来例と同様
であるため、同一符号を付し説明を省略する。
御手段３００′、免許レジスタ手段５００．プリロード
記憶手段６００、積選択手段７００から構成されている
。ここで、乗算手段１００、加算手段２００、累算レジ
スタ手段５００については、第３図に示す従来例と同様
であるため、同一符号を付し説明を省略する。
プリロード記憶手段６００はプリロード選択ロジック６
０１とプリロードレジスタ６０２から構成される。プリ
ロード選択ロジック６０１に【よ、累算器レジスタ５０
１のデータＲ１外部端子ＯＵＴのデータ、およびプリロ
ードレジスタ６０２のデータＰが入力として与えられ、
プリロード制御信号ＰＣ，フィールド選択信号ＦＳに基
づいてこれらの３人力のうち１つを選択して出力し、プ
リロードレジスタ６０２に記憶させる。表３にこのプリ
ロード選択ロジック６０１の動作の真理値表を示す。
０１とプリロードレジスタ６０２から構成される。プリ
ロード選択ロジック６０１に【よ、累算器レジスタ５０
１のデータＲ１外部端子ＯＵＴのデータ、およびプリロ
ードレジスタ６０２のデータＰが入力として与えられ、
プリロード制御信号ＰＣ，フィールド選択信号ＦＳに基
づいてこれらの３人力のうち１つを選択して出力し、プ
リロードレジスタ６０２に記憶させる。表３にこのプリ
ロード選択ロジック６０１の動作の真理値表を示す。
〈表 ３〉
プリロードレジスタ６０２は、プリロード選択ロジック
６０１から与えられたデータを記憶し、必要に応じてこ
の値を出力する。
６０１から与えられたデータを記憶し、必要に応じてこ
の値を出力する。
累算制御手段３００′は累算制御ロジック３０１と累算
選択ロジック３０２から構成される。
選択ロジック３０２から構成される。
ここで累算制御ロジック３０１については第３図に示す
従来例と同様であるため説明を省略する。
従来例と同様であるため説明を省略する。
累算選択ロジック３０２は、プリロードレジスタ６０２
のデータＰと累韓器レジスタ５０１のデータＲとを入力
し、累算選択信号Ａｓに基づいてどちらか一方を選択し
て累算制御ロジック３０１に与える。表４にこの累算選
択ロジック３０２の動作の真理値表を示す。
のデータＰと累韓器レジスタ５０１のデータＲとを入力
し、累算選択信号Ａｓに基づいてどちらか一方を選択し
て累算制御ロジック３０１に与える。表４にこの累算選
択ロジック３０２の動作の真理値表を示す。
く表 ４〉
積選択手段７００は積選択ロジック７０１から構成され
る。この積選択ロジック７０１は乗算器１０３から与え
られる積ＸＹと、プリロードレジスタ６０２のデータＰ
とを入力し、積選択信号ＭＳに基づいてどちらか一方を
選択し加算器２０１に与える。表５にこの積選択手段７
０１の動作の真理値表を示す。
る。この積選択ロジック７０１は乗算器１０３から与え
られる積ＸＹと、プリロードレジスタ６０２のデータＰ
とを入力し、積選択信号ＭＳに基づいてどちらか一方を
選択し加算器２０１に与える。表５にこの積選択手段７
０１の動作の真理値表を示す。
〈表 ５〉
結局、加算器２０１から出力されるデータについての真
理値表は表６のようになる。
理値表は表６のようになる。
く表 ６〉
続いてこの演算回路の動作について説明する。
いま前述の式（１）に示ず演算を行う場合を考える。
ａ＝に＋Ｘ Ｙ 十Ｘ２Ｙ２＋ ・・−・ （１）
この場合、まず定数ｋを外部端子ＯＵＴに与えることに
よってプリロードレジスタ６０２に累算の初期値として
記憶させる。これは、プリロード制御信号ＰＣ＝１、フ
ィールド選択信号ＦＳ−１とすることによって行われる
。即ち、３ステートバッファ５０２はハイインピーダン
ス状態となって累算器レジスタ５０１と外部端子０ＬＪ
Ｔとを切断し、プリロード選択ロジック６０１は外部端
子ＯＵＴに与えられた値ｋを選択してプリロードレジス
タ６０２に記憶させる。次に入力端子Ｘ１ｎ。
この場合、まず定数ｋを外部端子ＯＵＴに与えることに
よってプリロードレジスタ６０２に累算の初期値として
記憶させる。これは、プリロード制御信号ＰＣ＝１、フ
ィールド選択信号ＦＳ−１とすることによって行われる
。即ち、３ステートバッファ５０２はハイインピーダン
ス状態となって累算器レジスタ５０１と外部端子０ＬＪ
Ｔとを切断し、プリロード選択ロジック６０１は外部端
子ＯＵＴに与えられた値ｋを選択してプリロードレジス
タ６０２に記憶させる。次に入力端子Ｘ１ｎ。
Ｙ・にそれぞれＸ、Ｙｌが与えられ、乗淳器＋ｎ
１ １０３からはこの積ｘ１Ｙ１が出力される。一方、累算
選択ロジック３０２からは、累算選択信号ＡＳ＝１とす
ることによってプリロードレジスタ６０２に記憶されて
いる値ｋが出力される。この値は累算制御ロジック３０
１に与えられるが、ここでアキュムレート信号ＡＣＣ−
１、加減算制御信＠Ａ Ｄ Ｄ ／ Ｓ ＩＪ Ｂ ＝
Ｏとすることによって、値ｋがそのまま累算制御ロジ
ック３０１から出力され、加算器２０１においてに＋Ｘ
１Ｙ１なる演算がなされ、その結果が累算器レジスタ５
０１に記憶される。次に入力端子Ｘｉｎ、’／ｉｎにそ
れぞれ×２゜Ｙ が与えられ、乗算器１０３からはこの
積×２Ｙ２が出力される。一方、累算選択ロジック３０
° ２からは、累算選択信号Ａｓ−０とすることによ
って、累算器レジスタ５０１に記憶されている値ｋ ＋
ｘ Ｉ Ｙ １が出力される。この値は累算制御ロジ
ック３０１に与えられるが、ここでＡＣＣ＝１、ＡＤＤ
／５ｔＪＢ−０とすることによって、この値ｋ ＋ ｘ
Ｉ Ｙ １がそのまま累算制御ロジック３０１から出
力され、加算器２０１においてに＋Ｘ１Ｙ１＋Ｘ２ Ｙ
２なる演算がなされ、その結果が累算器レジスタ５０１
に記憶される。以下同様の手順が繰返され、総和ａは３
ステートバッファ５０２を介して外部端子ＯＵＴに出力
される。
１ １０３からはこの積ｘ１Ｙ１が出力される。一方、累算
選択ロジック３０２からは、累算選択信号ＡＳ＝１とす
ることによってプリロードレジスタ６０２に記憶されて
いる値ｋが出力される。この値は累算制御ロジック３０
１に与えられるが、ここでアキュムレート信号ＡＣＣ−
１、加減算制御信＠Ａ Ｄ Ｄ ／ Ｓ ＩＪ Ｂ ＝
Ｏとすることによって、値ｋがそのまま累算制御ロジ
ック３０１から出力され、加算器２０１においてに＋Ｘ
１Ｙ１なる演算がなされ、その結果が累算器レジスタ５
０１に記憶される。次に入力端子Ｘｉｎ、’／ｉｎにそ
れぞれ×２゜Ｙ が与えられ、乗算器１０３からはこの
積×２Ｙ２が出力される。一方、累算選択ロジック３０
° ２からは、累算選択信号Ａｓ−０とすることによ
って、累算器レジスタ５０１に記憶されている値ｋ ＋
ｘ Ｉ Ｙ １が出力される。この値は累算制御ロジ
ック３０１に与えられるが、ここでＡＣＣ＝１、ＡＤＤ
／５ｔＪＢ−０とすることによって、この値ｋ ＋ ｘ
Ｉ Ｙ １がそのまま累算制御ロジック３０１から出
力され、加算器２０１においてに＋Ｘ１Ｙ１＋Ｘ２ Ｙ
２なる演算がなされ、その結果が累算器レジスタ５０１
に記憶される。以下同様の手順が繰返され、総和ａは３
ステートバッファ５０２を介して外部端子ＯＵＴに出力
される。
本回路の特徴は、総和ａが求められた時点においても、
依然として累算の初期値ｋがプリロードレジスタ６０２
に記憶されている点である。従って前述の式（２）に示
す演算を行う場合、ａ’ −に＋Ｘ ’ Ｙ ’
十Ｘ ’ Ｙ２’ ＋・ （２）初期値ｋを再び外部
端子ＯＵＴからロードする必要がないのである。このた
め演算の高速化、簡略化を図ることができる。また、前
述の式（３）に示す演算をも行うことができる。
依然として累算の初期値ｋがプリロードレジスタ６０２
に記憶されている点である。従って前述の式（２）に示
す演算を行う場合、ａ’ −に＋Ｘ ’ Ｙ ’
十Ｘ ’ Ｙ２’ ＋・ （２）初期値ｋを再び外部
端子ＯＵＴからロードする必要がないのである。このた
め演算の高速化、簡略化を図ることができる。また、前
述の式（３）に示す演算をも行うことができる。
ｂ−に＋Ｘ Ｙ ＋Ｘ２Ｙ、、＋・・・＋Ｘ Ｙ
十に／ ・・・・・・（３）ｎ 即ち、ｋからＸ。Ｙ、までの累算を行った後、値に′を
プリロードレジスタ６０２に外部端子０ｔＪＴからロー
ドすればよい。このロード手順は前述の初期値にのロー
ドと同じである。ここで、累算制御ロジック３０２およ
び累算制御ロジック゛３０１を介して、累算器レジスタ
５０１に記憶されている値に＋Ｘ１ ｙ１＋Ｘ２Ｙ、、
＋−＋Ｘ。
十に／ ・・・・・・（３）ｎ 即ち、ｋからＸ。Ｙ、までの累算を行った後、値に′を
プリロードレジスタ６０２に外部端子０ｔＪＴからロー
ドすればよい。このロード手順は前述の初期値にのロー
ドと同じである。ここで、累算制御ロジック３０２およ
び累算制御ロジック゛３０１を介して、累算器レジスタ
５０１に記憶されている値に＋Ｘ１ ｙ１＋Ｘ２Ｙ、、
＋−＋Ｘ。
Ｙｏを加算器２０１に与え、積選択ロジック７０１から
は、積選択信号ＭＳ＝１とすることにより、プリロード
レジスタ６０２にロードされたに′を出力して加算器２
０１に与えるようにすれば、加算器２０１において式（
３）の演算を行うことができる。
は、積選択信号ＭＳ＝１とすることにより、プリロード
レジスタ６０２にロードされたに′を出力して加算器２
０１に与えるようにすれば、加算器２０１において式（
３）の演算を行うことができる。
なお、上述の実施例では各レジスタおよび各ロジックを
１つの構成で示したが、実際にはこれらは複数のフィー
ルドから構成されることが多い。
１つの構成で示したが、実際にはこれらは複数のフィー
ルドから構成されることが多い。
例えばＸｉｎ、” ｉｎのそれぞれに１６ビツトのデー
タを入れる場合、その積としては３２ビツト分のデータ
客間が必要となる。この３２ビツトを上位フィールドａ
と下位フィールドｂとの１６ビツｌ−ずつのフィールド
に分けて扱うことにすれば、各レジスタおよび各ロジッ
クはそれぞれａ、ｂ２つのフィールドから構成されるこ
とになる。第２因は第１図に示ザ回路において、各レジ
スタおよび各ロジックを２つのフィールドから構成した
実施例である。各信号線は上位フィールドａ１下位フィ
ールドｂの２本が用意され、３スデートバツフア５０２
５０２．を介して外部端子もａ ′ ｏＵＴ ０ＵＴｂの２つが用意され、上位フイａ′ 一ルドａと下位フィールドｂとを独立して扱うことがで
きる。表７にプリロード選択ロジック６０１の動作の真
理値表を示す。
タを入れる場合、その積としては３２ビツト分のデータ
客間が必要となる。この３２ビツトを上位フィールドａ
と下位フィールドｂとの１６ビツｌ−ずつのフィールド
に分けて扱うことにすれば、各レジスタおよび各ロジッ
クはそれぞれａ、ｂ２つのフィールドから構成されるこ
とになる。第２因は第１図に示ザ回路において、各レジ
スタおよび各ロジックを２つのフィールドから構成した
実施例である。各信号線は上位フィールドａ１下位フィ
ールドｂの２本が用意され、３スデートバツフア５０２
５０２．を介して外部端子もａ ′ ｏＵＴ ０ＵＴｂの２つが用意され、上位フイａ′ 一ルドａと下位フィールドｂとを独立して扱うことがで
きる。表７にプリロード選択ロジック６０１の動作の真
理値表を示す。
〈表 ７〉
表７に示すように、新しい初期値をロードする場合、上
位フィールドａについては外部端子から、下位フィール
ドｂについてはプリロードレジスタから（ＰＣ＝１．Ｆ
Ｓ８＝１．ＦＳｂ−０のとき）、というように独立して
ロードすることが可能である。
位フィールドａについては外部端子から、下位フィール
ドｂについてはプリロードレジスタから（ＰＣ＝１．Ｆ
Ｓ８＝１．ＦＳｂ−０のとき）、というように独立して
ロードすることが可能である。
〔発明の効果〕
以−ヒのとおり本発明によれば、乗算と累算を行う演算
回路において、累算の初期値をＯ−ドしてこれを演算中
保持するプリロード記憶手段と、乗算器から与えられる
積のかわりに、プリロード記憶手段にロードした値を加
算器に与える積選択手段を設けるようにしたため、演算
の高速化、簡略化を図ることができる。
回路において、累算の初期値をＯ−ドしてこれを演算中
保持するプリロード記憶手段と、乗算器から与えられる
積のかわりに、プリロード記憶手段にロードした値を加
算器に与える積選択手段を設けるようにしたため、演算
の高速化、簡略化を図ることができる。
第１図Ｊ３よび第２図は本発明に係る演算回路の一実施
例のブロック図、第３図は従来の演算回路の−・例のブ
ロック図である。 １００・・・乗算手段、１０１・・・Ｘレジスタ、１０
２・・・Ｙレジスタ、１０３′・・・乗算器、２００・
・・加算手段、２０１・・・加算器、３００，３００’
・・・累算制御手段、３０１・・・累算制御ロジック、
３０２・・・累算選択ロジック、４００・・・プリロー
ド制御手段、４０１・・・プリロード選択ロジック、５
００・・・累算レジスタ手段、５０１・・・累算器レジ
スタ・、５０２．５０２ａ、５０１ ｂ・＝３ステート
バッファ、６００・・・プリロード記憶手段、６０１・
・・プリロード選択ロジック、６０２・・・プリロード
レジスタ、７００・・・Ｋｌ！Ｗ択手段、７０１・・・
積選択ロジック、Ｘｉｎ、” ｉｎ”’入力端子、ＯＵ
Ｔ。 ｏＵＴａ、０ＵＴｂ・・・外部端子、ＰＣ・・・プリロ
ード制御信号、ＦＳ、ＦＳ ＦＳｂ・・・フィール
ド選択信号、ＡＣＣ・・・累算制御信号、ＡＤＤ／ＳＵ
Ｂ・・・加減算制御信号、Ａｓ・・・累算選択信号、Ｍ
Ｓ・・・積選択信号。 出願人代理人 猪 股 清 第２図
例のブロック図、第３図は従来の演算回路の−・例のブ
ロック図である。 １００・・・乗算手段、１０１・・・Ｘレジスタ、１０
２・・・Ｙレジスタ、１０３′・・・乗算器、２００・
・・加算手段、２０１・・・加算器、３００，３００’
・・・累算制御手段、３０１・・・累算制御ロジック、
３０２・・・累算選択ロジック、４００・・・プリロー
ド制御手段、４０１・・・プリロード選択ロジック、５
００・・・累算レジスタ手段、５０１・・・累算器レジ
スタ・、５０２．５０２ａ、５０１ ｂ・＝３ステート
バッファ、６００・・・プリロード記憶手段、６０１・
・・プリロード選択ロジック、６０２・・・プリロード
レジスタ、７００・・・Ｋｌ！Ｗ択手段、７０１・・・
積選択ロジック、Ｘｉｎ、” ｉｎ”’入力端子、ＯＵ
Ｔ。 ｏＵＴａ、０ＵＴｂ・・・外部端子、ＰＣ・・・プリロ
ード制御信号、ＦＳ、ＦＳ ＦＳｂ・・・フィール
ド選択信号、ＡＣＣ・・・累算制御信号、ＡＤＤ／ＳＵ
Ｂ・・・加減算制御信号、Ａｓ・・・累算選択信号、Ｍ
Ｓ・・・積選択信号。 出願人代理人 猪 股 清 第２図
Claims (1)
- 【特許請求の範囲】 １、入力した２つの数の積を演算する乗算手段と、前記
乗算手段から与えられた積を第１の入力としてこの第１
の入力と第２の入力との和を演算する加算手段と、前記
加算手段から与えられた和を累算値として記憶し必要に
応じてこれを外部端子に与える累算レジスタ手段と、累
算の初期値を入力して記憶するプリロード記憶手段と、
前記累算レジスタ手段に記憶されている累算値かあるい
は前記プリロード記憶手段に記憶されている初期値かの
どちらか一方を選択して前記加算手段に前記第２の入力
として与えることができる累算制御手段と、をそなえる
ことを特徴とする演算回路。 ２、乗算手段が、入力した数を一時記憶する２つのレジ
スタと、前記レジスタに記憶された数どうしの乗算を行
う乗算器と、を有することを特徴とする特許請求の範囲
第１項記載の演算回路。 ３、プリロード記憶手段が、累算の初期値を記憶するプ
リロードレジスタと、累算レジスタ手段に記憶されてい
る累算値かあるいは新しく設定する初期値かのどちらか
一方を選択して累算の新しい初期値として前記プリロー
ドレジスタに記憶させるプリロード選択ロジックと、を
有することを特徴とする特許請求の範囲第１項または第
２項記載の演算回路。 ４、累算レジスタ手段が、累算値を記憶する累算器レジ
スタと、３ステートバッファと、を有し、前記累算値を
前記３ステートバッファを介して外部端子に与えること
を特徴とする特許請求の範囲第１項乃至第３項のいずれ
かに記載の演算回路。 ５、プリロード選択ロジックが新しく設定する初期値を
外部端子から入力し、この入力動作中は３ステートバッ
ファがハイインピーダンス状態となり累算器レジスタと
外部端子との間を切断することを特徴とする特許請求の
範囲第４項記載の演算回路。 ６、プリロード選択ロジックが新しく設定する初期値の
一部を外部端子から、残りの一部をプリロードレジスタ
から入力することを特徴とする特許請求の範囲第１項乃
至第４項のいずれかに記載の演算回路。 ７、累算制御手段が、累算レジスタ手段に記憶されてい
る累算値かあるいは前記プリロード記憶手段に記憶され
ている初期値かのどちらか一方を選択して出力する累算
選択ロジックと、この累算選択ロジックの選択した出力
値か、この出力値の２の補数値か、あるいは０か、のど
れか１つを選択して出力し加算手段に与える累算制御ロ
ジックと、を有することを特徴とする特許請求の範囲第
１項乃至第６項のいずれかに記載の演算回路。 ８、入力した２つの数の積を演算する乗算手段と、前記
乗算手段から与えられた積を第１の入力としてこの第１
の入力と第２の入力との和を演算する加算手段と、前記
加算手段から与えられた和を累算値として記憶し必要に
応じてこれを外部端子に与える累算レジスタ手段と、累
算の初期値を入力して記憶するプリロード記憶手段と、
前記累算レジスタ手段に記憶されている累算値かあるい
は前記プリロード記憶手段に記憶されている初期値かの
どちらか一方を選択して前記加算手段に前記第２の入力
として与えることができる累算制御手段と、所定の操作
により前記乗算手段から与えられた積のかわりに、前記
プリロード記憶手段に記憶されている値を前記加算手段
に前記第１の入力として与える積選択手段と、をそなえ
ることを特徴とする演算回路。 ９、乗算手段が、入力した数を一時記憶する２つのレジ
スタと、前記レジスタに記憶された数どうしの乗算を行
う乗算器と、を有することを特徴とする特許請求の範囲
第８項記載の演算回路。 １０、プリロード記憶手段が、累算の初期値を記憶する
プリロードレジスタと、累算レジスタ手段に記憶されて
いる累算器かあるいは新しく設定する初期値かのどちら
か一方を選択して累算の新しい初期値として前記プリロ
ードレジスタに記憶させるプリロード選択ロジックと、
を有することを特徴とする特許請求の範囲第８項または
第９項記載の演算回路。 １１、累算レジスタ手段が、累算値を記憶する累算器レ
ジスタと、３ステートバッファと、を有し、前記累算値
を前記３ステートバッファを介して外部端子に与えるこ
とを特徴とする特許請求の範囲第８項乃至第１０項のい
ずれかに記載の演算回路。 １２、プリロード選択ロジックが新しく設定する初期値
を外部端子から入力し、この入力動作中は３ステートバ
ッファがハイインピーダンス状態となり累算器レジスタ
と外部端子との間を切断することを特徴とする特許請求
の範囲第１１項記載の演算回路。 １３、プリロード選択ロジックが新しく設定する初期値
の一部を外部端子から、残りの一部をプリロードレジス
タから入力することを特徴とする特許請求の範囲第８項
乃至第１１項のいずれかに記載の演算回路。 １４、累算制御手段が、累算レジスタ手段に記憶されて
いる累算値かあるいは前記プリロード記憶手段に記憶さ
れている初期値かのどちらか一一方を選択して出力する
累算選択ロジックと、この累算選択ロジックの選択した
出力値か、この出力値の２の補数値か、あるいは０か、
のどれか１つを選択して出力し加算手段に与える累算制
御ロジックと、を有することを特徴とする特許請求の範
囲第８項乃至第１３項のいずれかに記載の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101411A JPS6263370A (ja) | 1985-05-15 | 1985-05-15 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60101411A JPS6263370A (ja) | 1985-05-15 | 1985-05-15 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6263370A true JPS6263370A (ja) | 1987-03-20 |
Family
ID=14299965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60101411A Pending JPS6263370A (ja) | 1985-05-15 | 1985-05-15 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6263370A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129359A (ja) * | 1987-11-16 | 1989-05-22 | Nec Corp | 演算器とその駆動方法 |
| JPH01230127A (ja) * | 1987-11-09 | 1989-09-13 | Lsi Logic Corp | デジタル乗算器回路及びデジタル乗算器一累算器回路 |
| JPH0417063A (ja) * | 1990-05-10 | 1992-01-21 | Graphics Commun Technol:Kk | データ累積装置 |
| US7861372B2 (en) | 2005-07-15 | 2011-01-04 | Honda Motor Co., Ltd. | Automobile door checker |
| US7913354B2 (en) | 2005-07-15 | 2011-03-29 | Honda Motor Co., Ltd. | Automobile door checker |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128233A (en) * | 1978-03-22 | 1979-10-04 | Trw Inc | Logic circuit |
| JPS5713573A (en) * | 1980-06-24 | 1982-01-23 | Ibm | Signal processing and calculating device |
| JPS58181165A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | ベクトル演算プロセツサ |
| JPS6054070A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | 演算装置 |
-
1985
- 1985-05-15 JP JP60101411A patent/JPS6263370A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128233A (en) * | 1978-03-22 | 1979-10-04 | Trw Inc | Logic circuit |
| JPS5713573A (en) * | 1980-06-24 | 1982-01-23 | Ibm | Signal processing and calculating device |
| JPS58181165A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | ベクトル演算プロセツサ |
| JPS6054070A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | 演算装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230127A (ja) * | 1987-11-09 | 1989-09-13 | Lsi Logic Corp | デジタル乗算器回路及びデジタル乗算器一累算器回路 |
| JPH01129359A (ja) * | 1987-11-16 | 1989-05-22 | Nec Corp | 演算器とその駆動方法 |
| JPH0417063A (ja) * | 1990-05-10 | 1992-01-21 | Graphics Commun Technol:Kk | データ累積装置 |
| US7861372B2 (en) | 2005-07-15 | 2011-01-04 | Honda Motor Co., Ltd. | Automobile door checker |
| US7913354B2 (en) | 2005-07-15 | 2011-03-29 | Honda Motor Co., Ltd. | Automobile door checker |
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