JPH01230127A - デジタル乗算器回路及びデジタル乗算器一累算器回路 - Google Patents
デジタル乗算器回路及びデジタル乗算器一累算器回路Info
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- JPH01230127A JPH01230127A JP63281508A JP28150888A JPH01230127A JP H01230127 A JPH01230127 A JP H01230127A JP 63281508 A JP63281508 A JP 63281508A JP 28150888 A JP28150888 A JP 28150888A JP H01230127 A JPH01230127 A JP H01230127A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/52—Multiplying; Dividing
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-
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- G—PHYSICS
- G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
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-
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- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
- Y02E30/30—Nuclear fission reactors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮権分見
本発明は、デジタル乗算器及びデジタル乗算器−累算器
回路に関するものであって、更に詳細には、パイプライ
ンレジスタを使用するデジタル乗算器及びデジタル乗算
器−累算器回路に関するものである。
回路に関するものであって、更に詳細には、パイプライ
ンレジスタを使用するデジタル乗算器及びデジタル乗算
器−累算器回路に関するものである。
従ｉｔ胤
成る適用においては、数値の対の乗算によって得られる
幾つかの積の結果をアキュムレート即ち累算することが
必要である。デジタル乗算器−累算器回路は従来公知で
あり、デジタル乗算及び積累算を実行する。この様な乗
算器−累算器は、典型的に、デジタルで、且つ通常二進
の乗数量及び対応するデジタルデジタル被乗数量で演算
を行ない、二進績を発生する。乗算から得られる積の結
果を加算することに加えて、１つの結果から別の結果を
減算することも、減算する為に前の積へ２の補数又は１
の補数を加算することで得ることが可能である。一連の
演算（積）の和を累算することに加えて、新たな積の計
算を開始する前に外部データで回路をプレロード即ち予
めロードさせることが望ましい場合があるｏ Ｊｏｈｎ
、１． Ｍｕｒ；ｉｍａｔｓｕに対して１９８０年７
月２９日に発行された米国特許筒４，２１５，４１６号
、［プレロード可能なアキュムレータレジスタを具備す
る集積化乗算器−累算器回路（Ｔｎｔｅｇｒａｔｅｄ
Ｍｕｌｔｉｐｌｉｅｒ−Ａｃｃｕｍｕｌａｔｏｒ Ｃ１
ｒｃｕｉｔすｉｔｈ Ｐｒｅｌｏａｄａｂｌｅ Ａｃｃ
ｕｍｕｌａｔｏｒ ）ｔｅｇｉｓｔｅｒ） Ｊは、プレ
ロード及び積の正及び負の累算を与える乗算器−累算器
の一例である。Ｌ記特許における回路は、アキュムレー
タレジスタを有しており、それはプレロードデータでロ
ードすることが可能であり、且つ一連の積の結果をアキ
ュムレート即ち累算することが可能である。更に。
幾つかの積の結果をアキュムレート即ち累算することが
必要である。デジタル乗算器−累算器回路は従来公知で
あり、デジタル乗算及び積累算を実行する。この様な乗
算器−累算器は、典型的に、デジタルで、且つ通常二進
の乗数量及び対応するデジタルデジタル被乗数量で演算
を行ない、二進績を発生する。乗算から得られる積の結
果を加算することに加えて、１つの結果から別の結果を
減算することも、減算する為に前の積へ２の補数又は１
の補数を加算することで得ることが可能である。一連の
演算（積）の和を累算することに加えて、新たな積の計
算を開始する前に外部データで回路をプレロード即ち予
めロードさせることが望ましい場合があるｏ Ｊｏｈｎ
、１． Ｍｕｒ；ｉｍａｔｓｕに対して１９８０年７
月２９日に発行された米国特許筒４，２１５，４１６号
、［プレロード可能なアキュムレータレジスタを具備す
る集積化乗算器−累算器回路（Ｔｎｔｅｇｒａｔｅｄ
Ｍｕｌｔｉｐｌｉｅｒ−Ａｃｃｕｍｕｌａｔｏｒ Ｃ１
ｒｃｕｉｔすｉｔｈ Ｐｒｅｌｏａｄａｂｌｅ Ａｃｃ
ｕｍｕｌａｔｏｒ ）ｔｅｇｉｓｔｅｒ） Ｊは、プレ
ロード及び積の正及び負の累算を与える乗算器−累算器
の一例である。Ｌ記特許における回路は、アキュムレー
タレジスタを有しており、それはプレロードデータでロ
ードすることが可能であり、且つ一連の積の結果をアキ
ュムレート即ち累算することが可能である。更に。
上記特許の回路は１乗数数及び被乗数縫の積を発生する
アレイ乗算器を使用している。東に、に記特許の乗算器
−累算器は、乗数及び被乗数が同数のビットを有する場
合に、積が乗数又は被乗数のいずれかの２倍の二進数又
はビットを有する量を発生する。
アレイ乗算器を使用している。東に、に記特許の乗算器
−累算器は、乗数及び被乗数が同数のビットを有する場
合に、積が乗数又は被乗数のいずれかの２倍の二進数又
はビットを有する量を発生する。
上述した如く、上記特許に記載されている乗算器−累算
器回路は、乗算機能を実行する為にアレイ乗算器を使用
しているが、その他のタイプのデジタル乗算器が存在す
る。大略キャリー保存加算器ツリーと呼称される第２の
タイプの乗算器は、Ｃ，Ｓ、 Ｗａｌｌａｃｅによって
提案されており且つＩ ＥＥＥトランズアクションズオ
ンエレクトロ二ックコンピューターズ、１９６４年２月
、内の「高速乗算器に対する提案（Ａ Ｓｕｇｇｅｓｔ
ｉｏｎ Ｆｏｒ Ａ Ｆａｓｔ Ｍｕｌｔｉｐｌｉｅｒ
）Ｊという文献に記載されている。この文献に記載され
ているキャリー保存加算器ツリーのタイプは、ウオレス
（すａｌｌ、ａｃｅ）ツリー乗算器として知られる様に
なった。ウオレスッリー乃至はキャリー保存加算器ツリ
ーを有する乗算は、１つ又はそれ以上の乗数デジットを
基礎にした制限した組の使用可能な倍数から選択したも
のであって各々が被乗数の何等かの簡単な倍数である多
数の被加数の加算として実行される。速度の向上は、被
加数の加算の加速によって発生される。乗算機能を与え
る為に使用されるキャリー保存加算器ツリーは、アレイ
加算器よりも一層迅速に積の発生を達成し、従って乗算
器−累算器回路用の乗算■（の重要な源である。
器回路は、乗算機能を実行する為にアレイ乗算器を使用
しているが、その他のタイプのデジタル乗算器が存在す
る。大略キャリー保存加算器ツリーと呼称される第２の
タイプの乗算器は、Ｃ，Ｓ、 Ｗａｌｌａｃｅによって
提案されており且つＩ ＥＥＥトランズアクションズオ
ンエレクトロ二ックコンピューターズ、１９６４年２月
、内の「高速乗算器に対する提案（Ａ Ｓｕｇｇｅｓｔ
ｉｏｎ Ｆｏｒ Ａ Ｆａｓｔ Ｍｕｌｔｉｐｌｉｅｒ
）Ｊという文献に記載されている。この文献に記載され
ているキャリー保存加算器ツリーのタイプは、ウオレス
（すａｌｌ、ａｃｅ）ツリー乗算器として知られる様に
なった。ウオレスッリー乃至はキャリー保存加算器ツリ
ーを有する乗算は、１つ又はそれ以上の乗数デジットを
基礎にした制限した組の使用可能な倍数から選択したも
のであって各々が被乗数の何等かの簡単な倍数である多
数の被加数の加算として実行される。速度の向上は、被
加数の加算の加速によって発生される。乗算機能を与え
る為に使用されるキャリー保存加算器ツリーは、アレイ
加算器よりも一層迅速に積の発生を達成し、従って乗算
器−累算器回路用の乗算■（の重要な源である。
ウオレスツリーを使用する乗算器−加算器回路は、Ａｂ
ｂａｓ ＥＩ Ｇａｍａｌ、ＤａｖＭ Ｇｌｕｓｓ、Ｐ
ｅｎｇ−ｔｌｕａｔ Ａｎｇ、 Ｊｏｎａｔｈａｎ Ｇ
ｒｅｅｎｅ、 Ｊｕｓｔｉｎ Ｒｅｙｎｅｒｉ共著の「
ＣＭＯ８３２ｂウオレスツリー乗算器−累算器（ＡＣＭ
Ｏ３３２ｂ Ｗａｌｌａｃｅ Ｔｒｅｅ Ｍｕｌ
ｔｉｐｌｉｅｒ−Ａｃｃｕｍｕｌａｔ。
ｂａｓ ＥＩ Ｇａｍａｌ、ＤａｖＭ Ｇｌｕｓｓ、Ｐ
ｅｎｇ−ｔｌｕａｔ Ａｎｇ、 Ｊｏｎａｔｈａｎ Ｇ
ｒｅｅｎｅ、 Ｊｕｓｔｉｎ Ｒｅｙｎｅｒｉ共著の「
ＣＭＯ８３２ｂウオレスツリー乗算器−累算器（ＡＣＭ
Ｏ３３２ｂ Ｗａｌｌａｃｅ Ｔｒｅｅ Ｍｕｌ
ｔｉｐｌｉｅｒ−Ａｃｃｕｍｕｌａｔ。
ｒ）Ｊ、ＩＥＥＥインターナショナルソリッドステート
コンファレンスサーキッツ、１９８６ 年２ 月２０日
、の文献に記載されている。この乗算器−累算器は、キ
ャリーセイブアダーツリー、即ちキャリー保存加算器ツ
リー、及びキャリーセレクト加算器を使用して、積の高
速な累算を与えており。
コンファレンスサーキッツ、１９８６ 年２ 月２０日
、の文献に記載されている。この乗算器−累算器は、キ
ャリーセイブアダーツリー、即ちキャリー保存加算器ツ
リー、及びキャリーセレクト加算器を使用して、積の高
速な累算を与えており。
従来技術を越える速度を得ている。然し乍ら１本発明は
、この文献に記載されていない付加的な特徴を使用する
ものであって、且つ従来技術におけるいずれのものより
も一層有利な乗算器−累算器回路を提供するものである
。
、この文献に記載されていない付加的な特徴を使用する
ものであって、且つ従来技術におけるいずれのものより
も一層有利な乗算器−累算器回路を提供するものである
。
■−眞
本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、従来技術により達成
可能なものを越える動作速度を持ったデジタル乗算器回
路を提供することである。
した如き従来技術の欠点を解消し、従来技術により達成
可能なものを越える動作速度を持ったデジタル乗算器回
路を提供することである。
本発明の別の目的とするところは、従来技術の乗算器−
累算器回路によって達成可能なものよりも一層高速で動
作することの可能なデジタル乗算器−累算器回路を提供
することである。本発明の更に別の目的とするところは
、従来技術によって達成可能なものよりも高速で動作す
ることに加えて外部源からの乗数計算プレロードデータ
を包含することを許容するデジタル乗算器−累算器回路
を提供することである。
累算器回路によって達成可能なものよりも一層高速で動
作することの可能なデジタル乗算器−累算器回路を提供
することである。本発明の更に別の目的とするところは
、従来技術によって達成可能なものよりも高速で動作す
ることに加えて外部源からの乗数計算プレロードデータ
を包含することを許容するデジタル乗算器−累算器回路
を提供することである。
構成
本発明によれば、デジタル乗算器回路が提供され、それ
は、乗算すべきデジタルデータを受け取る為の第１入力
回路を具備すると共に出力回路を具備するキャリー保存
加算器ツリー回路、入力回路と出力回路とを具備するパ
イプラインレジスタ、Ｉ）ｎ記キャリー保存加算器ツリ
ー回路の出力回路を前記パイプラインレジスタの入力回
路へ接続させる′「段、入力回路と出力回路とを具備す
る第２加算器回路、前記パイプラインレジスタの出力回
路を前記第２加算器回路の入力回路へ接続させろＦ段、
前記第２加算器回路から出力データを供給するデータ出
力端子、及び１前記第２力（口γ器の出力回路を前記デ
ータ出力端子へ接続させる手段、を有している。
は、乗算すべきデジタルデータを受け取る為の第１入力
回路を具備すると共に出力回路を具備するキャリー保存
加算器ツリー回路、入力回路と出力回路とを具備するパ
イプラインレジスタ、Ｉ）ｎ記キャリー保存加算器ツリ
ー回路の出力回路を前記パイプラインレジスタの入力回
路へ接続させる′「段、入力回路と出力回路とを具備す
る第２加算器回路、前記パイプラインレジスタの出力回
路を前記第２加算器回路の入力回路へ接続させろＦ段、
前記第２加算器回路から出力データを供給するデータ出
力端子、及び１前記第２力（口γ器の出力回路を前記デ
ータ出力端子へ接続させる手段、を有している。
本発明の別の側面によれば、デジタル東算器−累算器回
路が提供さｔシ、それは、各々が入力端と出力端とを持
った第１及び第２入力レジスタ、前記第１及び第２入力
レジスタの出力端に接続された第１入力回路を具備する
と共に第２入力回路及び出力回路を具備するキャリー保
存加Ｗη制ツリー回路、入力回路と出力回路とを具備す
るパイプラインレジスタ、前記キャリー保存加算器ツリ
ーの出力回路へ接続した第１入力端と前記パイプライン
レジスタの入力回路へ接続した出力端とを具備する第１
回路手段、前記パイプラインレジスタの出力回路を前記
キャリー保存加算器ツリーの第２入力回路へ接続させる
第２回路手段、入力回路と出力回路とを具備する第２加
算器回路、前記パイプラインレジスタの出力回路を前記
第２加算器回路の入力回路へ接続させる手段、入力回路
と出力回路とを具備するアキュムレータレジスタ、前記
第２加算器回路の出力回路を前記アキュムレータレジス
タの入力回路へ接続させる手段、前記アキュムレータレ
ジスタから出力データを供給するデータ出力端子、前記
アキュムレータレジスタの出力回路を前記データ出力端
子へ接続させる手段。
路が提供さｔシ、それは、各々が入力端と出力端とを持
った第１及び第２入力レジスタ、前記第１及び第２入力
レジスタの出力端に接続された第１入力回路を具備する
と共に第２入力回路及び出力回路を具備するキャリー保
存加Ｗη制ツリー回路、入力回路と出力回路とを具備す
るパイプラインレジスタ、前記キャリー保存加算器ツリ
ーの出力回路へ接続した第１入力端と前記パイプライン
レジスタの入力回路へ接続した出力端とを具備する第１
回路手段、前記パイプラインレジスタの出力回路を前記
キャリー保存加算器ツリーの第２入力回路へ接続させる
第２回路手段、入力回路と出力回路とを具備する第２加
算器回路、前記パイプラインレジスタの出力回路を前記
第２加算器回路の入力回路へ接続させる手段、入力回路
と出力回路とを具備するアキュムレータレジスタ、前記
第２加算器回路の出力回路を前記アキュムレータレジス
タの入力回路へ接続させる手段、前記アキュムレータレ
ジスタから出力データを供給するデータ出力端子、前記
アキュムレータレジスタの出力回路を前記データ出力端
子へ接続させる手段。
を有している。
本発明の別の特徴によれば、前記第２加算器回路はキャ
リーセレクト加算器を有している。
リーセレクト加算器を有している。
本発明の更に別の特徴によれば、ヒ記乗算器−加算器回
路は、前記アキュムレータレジスタ出力回路からの信号
がデータ出力端子に到達することを防止する手段を有し
ており、且つデータ出力端子からパイプラインレジスタ
内にデータがロードされることを許容する為にデータ出
力端子を１前記第１回路手段の第２入力端へ接続させる
手段をａしている。
路は、前記アキュムレータレジスタ出力回路からの信号
がデータ出力端子に到達することを防止する手段を有し
ており、且つデータ出力端子からパイプラインレジスタ
内にデータがロードされることを許容する為にデータ出
力端子を１前記第１回路手段の第２入力端へ接続させる
手段をａしている。
本発明の別の特徴によれば、前記キャリー保存加算器ツ
リーはデータコード化手段を有している。
リーはデータコード化手段を有している。
本発明の更に別の特徴によれば、前記データコード化手
段は修正ブース（１３ｏｏｔｈ）コード化アルゴリズｌ
、を使用する。
段は修正ブース（１３ｏｏｔｈ）コード化アルゴリズｌ
、を使用する。
本発明の更に別の側面によれば、デジタル乗算器−累算
器回路が提供され、それは、各々が入力端と出力端とを
具備する第１及び第２入力レジスタ、前記第１及び第２
入力レジスタの出力端に接続した第１入力回路を具備す
ると共に第２入力回路と出力回路とを具備するキャリー
保存加算器ツリー回路、入力端と出力端とを具備するパ
イプラインレジスタ、前記パイプラインレジスタの入力
端を前記キャリー保存加算器ツリーの出力回路へ接続さ
せる手段、前記パイプラインレジスタの出力へ接続した
入力端を具備すると共に前記キャリー保存加算器ツリー
の前記第２入力回路へ接続した出力端を具備するアキュ
ムレータ制御論理手段。
器回路が提供され、それは、各々が入力端と出力端とを
具備する第１及び第２入力レジスタ、前記第１及び第２
入力レジスタの出力端に接続した第１入力回路を具備す
ると共に第２入力回路と出力回路とを具備するキャリー
保存加算器ツリー回路、入力端と出力端とを具備するパ
イプラインレジスタ、前記パイプラインレジスタの入力
端を前記キャリー保存加算器ツリーの出力回路へ接続さ
せる手段、前記パイプラインレジスタの出力へ接続した
入力端を具備すると共に前記キャリー保存加算器ツリー
の前記第２入力回路へ接続した出力端を具備するアキュ
ムレータ制御論理手段。
前記パイプラインレジスタの出力端へ接続した入力端を
具備すると共に出力端を具備する第２加算器回路、前記
第２加算器回路の出力端へ接続した入力端を具備すると
共に出力データを供給する出力端を具備するアキュムレ
ータレジスタ、を有している。
具備すると共に出力端を具備する第２加算器回路、前記
第２加算器回路の出力端へ接続した入力端を具備すると
共に出力データを供給する出力端を具備するアキュムレ
ータレジスタ、を有している。
本発明の更に別の特徴として、直前の乗算器−累算器回
路内の前記第２加算器回路はキャリーセレクト加算器を
有している。
路内の前記第２加算器回路はキャリーセレクト加算器を
有している。
本発明の更に別の特徴として、２つの先行する回路のい
ずれかのキャリー保存加算器ツリーはデータコード化手
段を有している。
ずれかのキャリー保存加算器ツリーはデータコード化手
段を有している。
本発明の更に別の特徴によれば、修正ブースコード化は
、前述した如き乗算器−累算器回路において使用される
。
、前述した如き乗算器−累算器回路において使用される
。
矢五何
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
本発明の第１実施例を第１図に示しである。第１図に簡
略化したブロック図で示したマルチプライヤーアキュム
レータ即ち乗算器−累（γ８：；回路１は、出力積を形
成する為に乗算されるへき入力データを受け取るＸレジ
スタ２及びＹレジスタ３を有している。Ｘレジスタ２は
、ライン５−にを端ｒ・４からＸ入力データを受け取り
、■つＹレジスタ３はライン７上を双方向端子６からＹ
入力データを受け取る。後に更に詳述する如く、双方向
端ｔ’−６は乗算器−累算器回路］ヘデータを入力する
為に使用され、その入力データは生成されるべき債に対
する乗数又は被乗数である場合があり、且つ乗算器−累
算器回路１をプレロード動作モードで使用する場合に最
小有意性乃至は最下位プレロードフィールドから入力す
る為に使用することが可能である。双方向端子６は又、
最−ド位積フィールド用の出力端子として使用される。
略化したブロック図で示したマルチプライヤーアキュム
レータ即ち乗算器−累（γ８：；回路１は、出力積を形
成する為に乗算されるへき入力データを受け取るＸレジ
スタ２及びＹレジスタ３を有している。Ｘレジスタ２は
、ライン５−にを端ｒ・４からＸ入力データを受け取り
、■つＹレジスタ３はライン７上を双方向端子６からＹ
入力データを受け取る。後に更に詳述する如く、双方向
端ｔ’−６は乗算器−累算器回路］ヘデータを入力する
為に使用され、その入力データは生成されるべき債に対
する乗数又は被乗数である場合があり、且つ乗算器−累
算器回路１をプレロード動作モードで使用する場合に最
小有意性乃至は最下位プレロードフィールドから入力す
る為に使用することが可能である。双方向端子６は又、
最−ド位積フィールド用の出力端子として使用される。
双方向端Ｔ−６に加えて、乗算器−累算器回路１は又双
方向端ｒ−８及び９を有している。双方向端子８は、回
路１によって計算される積に対して拡張積フィールド出
力を供給し且つ又拡張プレロードフィールドデータを入
力する為に使用される。同様の態様で、双方向端子９は
、最大桁乃至は最り位積フィールド出力を供給し且つ最
上位プレロー１へフィールド川のプレロードデータ用の
入力端子として機能する。
方向端ｒ−８及び９を有している。双方向端子８は、回
路１によって計算される積に対して拡張積フィールド出
力を供給し且つ又拡張プレロードフィールドデータを入
力する為に使用される。同様の態様で、双方向端子９は
、最大桁乃至は最り位積フィールド出力を供給し且つ最
上位プレロー１へフィールド川のプレロードデータ用の
入力端子として機能する。
本発明を］、、 ６ Ｘ １６ビツトフオーマツトで例
示し、即ちその場合には、乗数及び被乗数の両方が１６
ビツトを有しているが、本発明は任、低数のビットを持
った乗数及び被乗数でもって使用することが可能なもの
である。Ｘレジスタ２へのクロック信号の発生と共に、
入力データをＸレジスタ２内にラッチさせ且つライン１
１上をキャリー保存加算器ツリー１０へ供給する。同様
に、Ｙレジスタ３へのクロックパルスの先端の発生と共
にＹレジスタ３内にラッチされる入力データが、ライン
１２上をキャリー保存加算器ツリー１０へ伝達される。
示し、即ちその場合には、乗数及び被乗数の両方が１６
ビツトを有しているが、本発明は任、低数のビットを持
った乗数及び被乗数でもって使用することが可能なもの
である。Ｘレジスタ２へのクロック信号の発生と共に、
入力データをＸレジスタ２内にラッチさせ且つライン１
１上をキャリー保存加算器ツリー１０へ供給する。同様
に、Ｙレジスタ３へのクロックパルスの先端の発生と共
にＹレジスタ３内にラッチされる入力データが、ライン
１２上をキャリー保存加算器ツリー１０へ伝達される。
キャリー保存加算器ツリー１０は、当業者等にとって公
知の態様で機能し且っＸレジスタ２及びＹレジスタ３か
ら受け取られた二進データの乗算を実行する場合に部分
的積フィールドを発生する。１６ビツトＸ入力及び１６
ビツトＹ人カ用の部分的積フィールドを第６図に示して
あり、部分的積フィールドは、項Ａ。−Ａ 、、乃至Ｈ
，−ｆｌ□。
知の態様で機能し且っＸレジスタ２及びＹレジスタ３か
ら受け取られた二進データの乗算を実行する場合に部分
的積フィールドを発生する。１６ビツトＸ入力及び１６
ビツトＹ人カ用の部分的積フィールドを第６図に示して
あり、部分的積フィールドは、項Ａ。−Ａ 、、乃至Ｈ
，−ｆｌ□。
から構成されている。キャリー保存加算器ツリー１０は
、公知の修正ブース（ｔｌｏｏｔｈ）コード化を使用し
て、Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈによって表される
８個の部分的績を形成する。第６図には、更に、３５ビ
ツトワードＰ１及びＰ２を示してあり、それは、後に更
に詳述する如く、キャリー保存加算器ツリー１０によっ
て実行される前の計算からのプレロードデータ又はワー
ドＳ１及びＳ２のいずれかである。説明の便宜ト、ワー
ドＳ１及びＳ２は途中結果と呼称する。第６図を使用し
て、回路１の全体の一般的な説明に続いての回路１の使
用の説明において一層詳細に説明する。
、公知の修正ブース（ｔｌｏｏｔｈ）コード化を使用し
て、Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈによって表される
８個の部分的績を形成する。第６図には、更に、３５ビ
ツトワードＰ１及びＰ２を示してあり、それは、後に更
に詳述する如く、キャリー保存加算器ツリー１０によっ
て実行される前の計算からのプレロードデータ又はワー
ドＳ１及びＳ２のいずれかである。説明の便宜ト、ワー
ドＳ１及びＳ２は途中結果と呼称する。第６図を使用し
て、回路１の全体の一般的な説明に続いての回路１の使
用の説明において一層詳細に説明する。
ワードＳ１及びＳ２は、夫々、ライン１４及び１５上を
ロード制御論理回路１３へ供給される。
ロード制御論理回路１３へ供給される。
より詳細に後述される如く、ロード制御論理１３は外部
制御信号を基礎としており、ライン１７及び１８上を、
パイプラインレジスタ［６ヘキヤリー保存加算器ツリー
１０からのデータを供給する。
制御信号を基礎としており、ライン１７及び１８上を、
パイプラインレジスタ［６ヘキヤリー保存加算器ツリー
１０からのデータを供給する。
本発明のプレロードの特徴を使用してパイプラインレジ
スタ１６を双方向端子６．８及び／又は９上をプレロー
ドデータでロードすると、キャリー保存加算器ツリー１
ｏからくるビットの幾つかがデータのプレロードビット
によって置換される。
スタ１６を双方向端子６．８及び／又は９上をプレロー
ドデータでロードすると、キャリー保存加算器ツリー１
ｏからくるビットの幾つかがデータのプレロードビット
によって置換される。
更に、ロード制御論理回路１３は、外部制御信号によっ
て条件付けされて、ワードＳ１及びＳ２をパイプライン
レジスタ１６へ通過させ、そこでワードＳ１及びＳ２は
キャリー保存加算器ツリー１０によって発生される前の
途中結果の結果を表す。
て条件付けされて、ワードＳ１及びＳ２をパイプライン
レジスタ１６へ通過させ、そこでワードＳ１及びＳ２は
キャリー保存加算器ツリー１０によって発生される前の
途中結果の結果を表す。
このことは、以下の回路動作の説明において更に詳細に
説明する。
説明する。
パイプラインレジスタ１６からのデータは、ライン２０
及び２１を介して、キャリーセレクト加算器１９へ通過
させる。更に、ワードＳ１及びＳ２が、夫々、ライン２
２及び２３上を、ロード制御論理回路１３ヘフイードバ
ンクされ、且つ夫々。
及び２１を介して、キャリーセレクト加算器１９へ通過
させる。更に、ワードＳ１及びＳ２が、夫々、ライン２
２及び２３上を、ロード制御論理回路１３ヘフイードバ
ンクされ、且つ夫々。
ライン２５及び２６上をアキュムレータ制御論理回路２
４へ伝達される。
４へ伝達される。
ライン２７上を供給されるアキュムレート制御信シ）及
びライン２８Ｉ：を供給される加算／減算制御信号に応
答して、アキュムレータ制御論理回路２４は、ライン２
５及び２６」二で受け取ったデータの正又は負のいずれ
かの累Ｓ７をり°えるか、又は何等の累算を与えない。
びライン２８Ｉ：を供給される加算／減算制御信号に応
答して、アキュムレータ制御論理回路２４は、ライン２
５及び２６」二で受け取ったデータの正又は負のいずれ
かの累Ｓ７をり°えるか、又は何等の累算を与えない。
正の累算が発生すると。
ライン２５及び２６上をパイプラインレジスタ１６から
受け取られたデータが、変更無しで、ライン２９及び３
０上をキャリー保存加算器ツリー１０ヘフイードバソク
される。ライン２９及び３０上のフィードバックデータ
は、第６図に示した如く、ワードＰ１及びＰ２を有して
いる。アキュムレ−タ制御論理回路２４の動作を以下に
更に詳細に説明する。
受け取られたデータが、変更無しで、ライン２９及び３
０上をキャリー保存加算器ツリー１０ヘフイードバソク
される。ライン２９及び３０上のフィードバックデータ
は、第６図に示した如く、ワードＰ１及びＰ２を有して
いる。アキュムレ−タ制御論理回路２４の動作を以下に
更に詳細に説明する。
前述した如く、パイプラインレジスタ１６内にラッチさ
れたデータは、ライン２０及び２１−Ｌ−をキャリーセ
レクト加算器１９へ供給され、且つ本実施例においては
、キャリーセレクト加算Ｗｐ１１９へ供給される３５ビ
ツトワードＳ１及びＳ２の対がキャリーセレクト加算器
１９内で結合されてライン３２．ｈを、部分内積フィー
ルドの和及び適用可能な場合にライン２９及び３０上を
キャリー保存加算器ツリー１０へ供給された前の途中結
果又はプレロード入力データによって達成された乗算の
積の結果をアキュムレータレジスタ３１へ供給する。第
１図において、キャリーセレクト加算器は、３５ビツト
の結果ワードを発生する為にパイプラインレジスタ１６
から受け取った２個の３５ビツトワードを結合する為に
使用するが、本発明を実施する為には任意の二進加算器
を使用することが可能である。
れたデータは、ライン２０及び２１−Ｌ−をキャリーセ
レクト加算器１９へ供給され、且つ本実施例においては
、キャリーセレクト加算Ｗｐ１１９へ供給される３５ビ
ツトワードＳ１及びＳ２の対がキャリーセレクト加算器
１９内で結合されてライン３２．ｈを、部分内積フィー
ルドの和及び適用可能な場合にライン２９及び３０上を
キャリー保存加算器ツリー１０へ供給された前の途中結
果又はプレロード入力データによって達成された乗算の
積の結果をアキュムレータレジスタ３１へ供給する。第
１図において、キャリーセレクト加算器は、３５ビツト
の結果ワードを発生する為にパイプラインレジスタ１６
から受け取った２個の３５ビツトワードを結合する為に
使用するが、本発明を実施する為には任意の二進加算器
を使用することが可能である。
回路１内へのデータのプレロードを可能とする為に、プ
レロード動作において、双方向端子６゜８及び／又は９
へ供給されるデータが、夫々、ライン３３及び３４上を
ロード制御回路１３へ供給される出力イネーブル及びプ
レロード信号の制御の下において、パイプラインレジス
タ１６内にロートされる様に、データがアキュムレータ
レジスタ３１からロード制御回路１３へ伝達されること
をブロックすることが必要である。
レロード動作において、双方向端子６゜８及び／又は９
へ供給されるデータが、夫々、ライン３３及び３４上を
ロード制御回路１３へ供給される出力イネーブル及びプ
レロード信号の制御の下において、パイプラインレジス
タ１６内にロートされる様に、データがアキュムレータ
レジスタ３１からロード制御回路１３へ伝達されること
をブロックすることが必要である。
本発明においては、アキュムレータレジスタ３１からの
データのブロッキングはトライステートバッファ３５．
３６．３７によって行なわれる。
データのブロッキングはトライステートバッファ３５．
３６．３７によって行なわれる。
拡張プレロードフィールドに対して何等プレロードが実
行されない場合、ライン３８」−をトライステートバッ
フγ３５へ供給される拡張積フィールド出力データはト
ライステートバッファ３５を介して流れ且つ端子８に現
れる。同様の態様で、ライン３９上をトライステートバ
ッファ３３６へ供給される最上偉績フィールドデータは
双方向端子９に現れ、且つライン４０」：をトライステ
ートバッファ３７へ供給される最下偉績フィールド出力
データは双方向端子６に現れる。
行されない場合、ライン３８」−をトライステートバッ
フγ３５へ供給される拡張積フィールド出力データはト
ライステートバッファ３５を介して流れ且つ端子８に現
れる。同様の態様で、ライン３９上をトライステートバ
ッファ３３６へ供給される最上偉績フィールドデータは
双方向端子９に現れ、且つライン４０」：をトライステ
ートバッファ３７へ供給される最下偉績フィールド出力
データは双方向端子６に現れる。
パイプライン１６内へのデータのプレロードを実施する
為に、高乃至は１の制御（８号が、そのフィールドに接
続されているトライステートバッファを介してデータが
通過することをブロックすべきアキュムレータレジスタ
３１からそのフィールドへ接続されたトライステートバ
ッファの適用可能な制御ラインへ、供給される。例えば
、拡張積フィールド内のデータのプレロードを実施する
為に、外部制御の下で、１又は高信号をライン４１上を
トライステートバッファ３５へ供給し、それはトライス
テートバッファ３５をして高インピーダンス状態とさせ
且つそれがライン３８上をアキュムレータレジスタ３１
から受け取るデータがＩ・ライステートバッファ３５を
介して通過することをブロックする。従って、拡張プレ
ロードフィールド入力データは、双方向端子８を介して
通過し。
為に、高乃至は１の制御（８号が、そのフィールドに接
続されているトライステートバッファを介してデータが
通過することをブロックすべきアキュムレータレジスタ
３１からそのフィールドへ接続されたトライステートバ
ッファの適用可能な制御ラインへ、供給される。例えば
、拡張積フィールド内のデータのプレロードを実施する
為に、外部制御の下で、１又は高信号をライン４１上を
トライステートバッファ３５へ供給し、それはトライス
テートバッファ３５をして高インピーダンス状態とさせ
且つそれがライン３８上をアキュムレータレジスタ３１
から受け取るデータがＩ・ライステートバッファ３５を
介して通過することをブロックする。従って、拡張プレ
ロードフィールド入力データは、双方向端子８を介して
通過し。
且つライン４２を介してロード制御論理回路１３八伝達
されろ、後に更に詳細に説明する如く、信号を制御する
為のＯＥ及びＰＲＥＬ （出力イネーブル信号及びプレ
ロード信号）が、夫々、ライン３３及び３４上を、ロー
ド制御論理回路１３へ印加されて、積フィールドのいず
れかに対してのデータのプレロード動作を行なう。同様
に、最上位プレロードフィールド用のパイプラインレジ
スタ１６へのデータのプレロード動作は、制御端子ＯＥ
ＭＮを高へ上昇させる（そのことは、ライン４３上をト
ライステートバッファ３６へ１又は高信号を供給するこ
とと同じ）ことによって実行され、従って双方向端子５
〕へ供給される最上位プレロードデータは、゛パイプラ
インレジスタ１６内にロートする為にライン４／ＩＬを
ロード制御論理回路ｌ；３へ転送される。最下位プレロ
ードフィールド内にデータをプレロードする為に、トラ
イステートバッファ３７の制御端子ＯＥ Ｌ Ｎへの信
号は１であり、それはライン４５上をトライステートバ
ッファ３７へ供給され、そのことは、双方向端子６へ印
加される最下位プレロードフィールドデータがライン４
６及びロード制御論理回路１；３を介してパイプライン
レジスタ１６内にＯ−ドされることを許容する。回路ｌ
のプレロード動作は、拡張した最上位又は最下位のデー
タをロードする為に、プレロードフィールドのいずれか
又は全てがイネーブルされ得る様な態様で実施させるこ
とが［ｉＪ能である。
されろ、後に更に詳細に説明する如く、信号を制御する
為のＯＥ及びＰＲＥＬ （出力イネーブル信号及びプレ
ロード信号）が、夫々、ライン３３及び３４上を、ロー
ド制御論理回路１３へ印加されて、積フィールドのいず
れかに対してのデータのプレロード動作を行なう。同様
に、最上位プレロードフィールド用のパイプラインレジ
スタ１６へのデータのプレロード動作は、制御端子ＯＥ
ＭＮを高へ上昇させる（そのことは、ライン４３上をト
ライステートバッファ３６へ１又は高信号を供給するこ
とと同じ）ことによって実行され、従って双方向端子５
〕へ供給される最上位プレロードデータは、゛パイプラ
インレジスタ１６内にロートする為にライン４／ＩＬを
ロード制御論理回路ｌ；３へ転送される。最下位プレロ
ードフィールド内にデータをプレロードする為に、トラ
イステートバッファ３７の制御端子ＯＥ Ｌ Ｎへの信
号は１であり、それはライン４５上をトライステートバ
ッファ３７へ供給され、そのことは、双方向端子６へ印
加される最下位プレロードフィールドデータがライン４
６及びロード制御論理回路１；３を介してパイプライン
レジスタ１６内にＯ−ドされることを許容する。回路ｌ
のプレロード動作は、拡張した最上位又は最下位のデー
タをロードする為に、プレロードフィールドのいずれか
又は全てがイネーブルされ得る様な態様で実施させるこ
とが［ｉＪ能である。
第２図は、データをパイプラインレジスタ１６へ指向さ
せる為にロード制御論理回路１３内において使用される
制御を示した簡単化したブロック図である。本回路が１
６ＸｌＧ乗算器を与えるモートで動作する場合、アキュ
ムレータレジスタ３］からライン３８．３９．４０−ヒ
に現れる結果的に得られる積は、３５ビツトから構成さ
れている。
せる為にロード制御論理回路１３内において使用される
制御を示した簡単化したブロック図である。本回路が１
６ＸｌＧ乗算器を与えるモートで動作する場合、アキュ
ムレータレジスタ３］からライン３８．３９．４０−ヒ
に現れる結果的に得られる積は、３５ビツトから構成さ
れている。
この３５ビツトの内で、３つが拡張績フィールドへ与え
られ、且つ各１６が最上位績フィールド及び最下偉績フ
ィールドへ与えられる。従って、パイプラインレジスタ
１６内へデータをプレロードする場合、各フィールドに
おける各ビットに対して制御が必要であり、且つ適宜の
制御信号がトライステートバッファ３５，３６．３７へ
与えられると共に、ライン３３及び３４上をロート制御
論理回路１３へも与えられて、夫々、出力イネーブル（
ＯＥ）信号及びプＬ１０−ド（ＰＲＥＬ）制御信号を与
える。パイプラインレジスタ１６は７０個の１ビツトワ
ード位置を有しており、その内。
られ、且つ各１６が最上位績フィールド及び最下偉績フ
ィールドへ与えられる。従って、パイプラインレジスタ
１６内へデータをプレロードする場合、各フィールドに
おける各ビットに対して制御が必要であり、且つ適宜の
制御信号がトライステートバッファ３５，３６．３７へ
与えられると共に、ライン３３及び３４上をロート制御
論理回路１３へも与えられて、夫々、出力イネーブル（
ＯＥ）信号及びプＬ１０−ド（ＰＲＥＬ）制御信号を与
える。パイプラインレジスタ１６は７０個の１ビツトワ
ード位置を有しており、その内。
最大３５が双方向端子６，８．９からプレロードさせる
ことが可能である。ロード制御論理回路１３は、ライン
１７及び１８に対して各３５づつ、７０個の位置の各々
に対して第２図に示した如き制御論理を有している。プ
レロードの動作を例示する為に、第２図及び第３図を参
照する。第２図は、いかにしてプレロードデータがロー
ド制御論理１３によってパイプラインレジスタ１６へ指
向されるかを示した簡単化したブロック図を示している
。パイプラインレジスタ１６へ転送すべきプレロードデ
ータが無い場合、第３図に示した如き制御信号ＯＥ及び
Ｉ３ ＲＥ Ｌが、ロード制御論理回路１３内の論理へ
印加される。
ことが可能である。ロード制御論理回路１３は、ライン
１７及び１８に対して各３５づつ、７０個の位置の各々
に対して第２図に示した如き制御論理を有している。プ
レロードの動作を例示する為に、第２図及び第３図を参
照する。第２図は、いかにしてプレロードデータがロー
ド制御論理１３によってパイプラインレジスタ１６へ指
向されるかを示した簡単化したブロック図を示している
。パイプラインレジスタ１６へ転送すべきプレロードデ
ータが無い場合、第３図に示した如き制御信号ＯＥ及び
Ｉ３ ＲＥ Ｌが、ロード制御論理回路１３内の論理へ
印加される。
拡張した積フィールド内の１ビツトのプレロード動作に
付いて説明する。然し乍ら、その他のフィールド内への
ビットのプレロード動作のプロセスは同一の態様で実施
されるので、１個のビットの場合の説明は残りのフィー
ルドにも適用可能なものである。第２図を参照すると、
拡張した積フィールド内の１個のビットのプレロード動
作は、１即ち高制御信号をＯＥ上を制御ライン３３を介
してＭＵＸ （マルチプレクサ）４７へ供給し且つ１即
ち高制御信号をＰ ＲＥ Ｌ上をライン３４を介してＭ
ＵＸ４８へ供給することによって実施され、且つ、勿論
、高制御信号がライン４１上をトライステートバッファ
３５へ印加される。そのようにセットされた条件で、パ
イプラインレジスタ１６へのライン４９上の積クロック
信号の発生と共に、端子８へ印加したプレロードデータ
がパイプラインレジスタ１６内へロードされ且つラッチ
される。
付いて説明する。然し乍ら、その他のフィールド内への
ビットのプレロード動作のプロセスは同一の態様で実施
されるので、１個のビットの場合の説明は残りのフィー
ルドにも適用可能なものである。第２図を参照すると、
拡張した積フィールド内の１個のビットのプレロード動
作は、１即ち高制御信号をＯＥ上を制御ライン３３を介
してＭＵＸ （マルチプレクサ）４７へ供給し且つ１即
ち高制御信号をＰ ＲＥ Ｌ上をライン３４を介してＭ
ＵＸ４８へ供給することによって実施され、且つ、勿論
、高制御信号がライン４１上をトライステートバッファ
３５へ印加される。そのようにセットされた条件で、パ
イプラインレジスタ１６へのライン４９上の積クロック
信号の発生と共に、端子８へ印加したプレロードデータ
がパイプラインレジスタ１６内へロードされ且つラッチ
される。
第２図を参照して理解される如く、パイプラインレジス
タ１６へ提供可能な７０個のビットの各ビットは、ロー
ド制御論理回路１３の制御下において、プレロードデー
タからか、パイプラインレジスタ１６からのフィードバ
ックからか、又はパイプラインレジスタ１６へのキャリ
ー保存加ｎ器ツリー１０から伝送されるものとすること
が可能である。これがどのようにして達成されるかは、
第３図を参照すると一層良く理解することが可能であり
、第３図は、ロード制御論理１３内の各ビット制御回路
に対する動作を真理値表の形態で表している。例えば、
パイプラインレジスタ１６へ伝送されるべき特定のビッ
トがプレロードデータか又はパイプラインレジスタ１６
からのフィードバックのいずれかであると、ＭＵＸ４８
へのライン３４上の制御信号ＰＲＥＬは１である。従っ
て、プレロードデータか又はパイプラインレジスタから
のフィードバックが要求されているかに依存して、ＯＥ
倍信号、ＭＵＸ４７への制御ライン３１上に印加される
、夫々、■又はＯである。その他の組合せは、第３図か
ら容易に明らかであり、パイプラインレジスタ１６へ供
給されるデータは、ロード制御論理１３の制御下におい
て、プレロードデータか、パイプラインレジスタ１６か
らのフィードバックデータか、又はキャリー保存加算器
ツリー１０からデータのいずれかから来ることが可能で
あることが理解される。
タ１６へ提供可能な７０個のビットの各ビットは、ロー
ド制御論理回路１３の制御下において、プレロードデー
タからか、パイプラインレジスタ１６からのフィードバ
ックからか、又はパイプラインレジスタ１６へのキャリ
ー保存加ｎ器ツリー１０から伝送されるものとすること
が可能である。これがどのようにして達成されるかは、
第３図を参照すると一層良く理解することが可能であり
、第３図は、ロード制御論理１３内の各ビット制御回路
に対する動作を真理値表の形態で表している。例えば、
パイプラインレジスタ１６へ伝送されるべき特定のビッ
トがプレロードデータか又はパイプラインレジスタ１６
からのフィードバックのいずれかであると、ＭＵＸ４８
へのライン３４上の制御信号ＰＲＥＬは１である。従っ
て、プレロードデータか又はパイプラインレジスタから
のフィードバックが要求されているかに依存して、ＯＥ
倍信号、ＭＵＸ４７への制御ライン３１上に印加される
、夫々、■又はＯである。その他の組合せは、第３図か
ら容易に明らかであり、パイプラインレジスタ１６へ供
給されるデータは、ロード制御論理１３の制御下におい
て、プレロードデータか、パイプラインレジスタ１６か
らのフィードバックデータか、又はキャリー保存加算器
ツリー１０からデータのいずれかから来ることが可能で
あることが理解される。
プレロード動作を実施する場合、ロード制御論理回路１
３が３５ビツトの０をライン１８」；をパイプラインレ
ジスタ１６へ印加して、パイプラインレジスタ１６から
前の操作から残留することのある全てのデータをクリア
する。これらのＯはライン５０上の接地接続によって与
えられる。従って、プレロード動作モードにおいてデー
タがパイプラインレジスタ１６内にラッチされると、プ
レロードフィールド用のプレロードデータ、及びライン
１７上をパイプラインレジスタ１６内にラッチされた３
５ビツトワード内の非プレロードフィールド用の元のパ
イプラインレジスタデータは、ライン２０及び２５上を
、アキュムレータ制御論理２４へ転送される。プレロー
ド動作の場合、３５ビツトのＯが、ライン２１及び２６
」二をアキュムレータ制御論理回路２４へ転送される。
３が３５ビツトの０をライン１８」；をパイプラインレ
ジスタ１６へ印加して、パイプラインレジスタ１６から
前の操作から残留することのある全てのデータをクリア
する。これらのＯはライン５０上の接地接続によって与
えられる。従って、プレロード動作モードにおいてデー
タがパイプラインレジスタ１６内にラッチされると、プ
レロードフィールド用のプレロードデータ、及びライン
１７上をパイプラインレジスタ１６内にラッチされた３
５ビツトワード内の非プレロードフィールド用の元のパ
イプラインレジスタデータは、ライン２０及び２５上を
、アキュムレータ制御論理２４へ転送される。プレロー
ド動作の場合、３５ビツトのＯが、ライン２１及び２６
」二をアキュムレータ制御論理回路２４へ転送される。
この様に、キャリー保存加算器ツリー１０が３５ビツト
ワードのプレロードデータ及び３５ビツトのＯを加算す
ると、その結果は、Ｘレジスタ２及びＹレジスタ３への
入力から得られる部分内積フィールドと結合されるべき
所望の値であるプレロードデータのみを発生する。爾後
のデータの積と結合されるべきキャリー保存加算器ツリ
ー１０へプレロードデータを供給することによって、こ
のことは計算に必要な時間を著しく減少させる。何故な
らば、Ｘ入力とＹ入力からのデータの積計算がプレロー
ドデータと結合されてＸ及びＹデータの乗算の結果及び
それのプレロードデータへの加算を発生する前に、プレ
ロードデータがキャリーセレクト１９を通過し且つアキ
ュムレータレジスタ３】内にラッチされることは必要で
はないからである。
ワードのプレロードデータ及び３５ビツトのＯを加算す
ると、その結果は、Ｘレジスタ２及びＹレジスタ３への
入力から得られる部分内積フィールドと結合されるべき
所望の値であるプレロードデータのみを発生する。爾後
のデータの積と結合されるべきキャリー保存加算器ツリ
ー１０へプレロードデータを供給することによって、こ
のことは計算に必要な時間を著しく減少させる。何故な
らば、Ｘ入力とＹ入力からのデータの積計算がプレロー
ドデータと結合されてＸ及びＹデータの乗算の結果及び
それのプレロードデータへの加算を発生する前に、プレ
ロードデータがキャリーセレクト１９を通過し且つアキ
ュムレータレジスタ３】内にラッチされることは必要で
はないからである。
夫々ライン２７及び２８上のＡ ＣＣｔＪ Ｍ、 Ｕ
Ｌ ＡＴＥ （累算）信号及びＡＤＤ／５ＵＢＴＲＡＣ
Ｔ（加算／減算）信号の制御の下で、アキュムレータ制
御論理回路２４は、ライン２９及び３０上をキャリー保
存加算器ツリー１０へフィードバックされるデータを制
御する。ライン２５及び２６ヒのアキュムレータ制御論
理回路２４へ供給されろデータは、本実施例においては
７０ビツト（ライン２５上を３５ビツト、且つライン２
６にを３５ビツト）であるが、それらはアキュムレータ
制御論理回路２４内の回路によってビット毎に制御され
る。アキュムレータ制御論理回路２４によって受け取ら
れる１ビツトの制御の簡単化した論理線図を第４図に示
しである。制御はビット毎に必要とされるので、アキュ
ムレータ制御論理回路２４内に入ってくる各ビットに対
して第４図に示したタイプの１個の回路がある。説明の
便宜上、１ビツトに対する第４図内の参照番号は、制御
されるピッ１−がプレロードフィールドにあり且つプレ
ロード機能が実施中であると仮定して示される。累算信
号及び加算／減算信号に基づいて使用可能なオプション
は、アキュムレータ制御論理回路２４へ提供されるデー
タが累算される、即ちキャリー保存加算器ツリー１０へ
フィードバックされるか、又は累算されないかである。
Ｌ ＡＴＥ （累算）信号及びＡＤＤ／５ＵＢＴＲＡＣ
Ｔ（加算／減算）信号の制御の下で、アキュムレータ制
御論理回路２４は、ライン２９及び３０上をキャリー保
存加算器ツリー１０へフィードバックされるデータを制
御する。ライン２５及び２６ヒのアキュムレータ制御論
理回路２４へ供給されろデータは、本実施例においては
７０ビツト（ライン２５上を３５ビツト、且つライン２
６にを３５ビツト）であるが、それらはアキュムレータ
制御論理回路２４内の回路によってビット毎に制御され
る。アキュムレータ制御論理回路２４によって受け取ら
れる１ビツトの制御の簡単化した論理線図を第４図に示
しである。制御はビット毎に必要とされるので、アキュ
ムレータ制御論理回路２４内に入ってくる各ビットに対
して第４図に示したタイプの１個の回路がある。説明の
便宜上、１ビツトに対する第４図内の参照番号は、制御
されるピッ１−がプレロードフィールドにあり且つプレ
ロード機能が実施中であると仮定して示される。累算信
号及び加算／減算信号に基づいて使用可能なオプション
は、アキュムレータ制御論理回路２４へ提供されるデー
タが累算される、即ちキャリー保存加算器ツリー１０へ
フィードバックされるか、又は累算されないかである。
累算が行なわれると、該累算は、加算又は減算を実施す
る為に正又は負のいずれかとすることが可能である。第
４図及び第４図の回路の真理値表である第５図を参照す
ると、第４図の回路の動作を、プレロードデータをキャ
リー保存加算器ツリー１０内に累算され且つ該累算がＸ
及びＹ入力の乗算の結果としてキャリー保存加算器ツリ
ー１０へ供給されるべきデータに対する加算として所望
されるという仮定に関連して説明する。この結果をセッ
トアツプする為に、ＡＣＣＵＭＵＬＡＴＥ入カライン２
７上の入力ライン２フ上が確立され、且つＡＤＤ／５Ｕ
ＢＴＲＡＣＴ制御ライン２８上に高乃至は１の信号が与
えられる。この制御入力でもって、Ａ Ｎ Ｉ） ケー
ト５７のライン５８及び５９ Ｊ〕の１は、ライン５８
上に１の出力を発生させ、それはＡＮＤゲート６０への
入力の１つである。ＡＮｌ）ゲー］−５１に関して、Ａ
ＮＤゲート５１へのライン５２−トに現れる１があるが
、ライン２８−にの１はインバータ５４によって反転さ
れて、ＡＮＤゲー１−５１への入力ライン５３上に０を
与え、Ａ Ｎ Ｄゲート５１への出力ライン５５−１−
にＯを与える。従って、ＡＮＤゲート５６（ライン５５
上にＯを見る）は、ＯＲゲート６２への入力の１つに１
妾続されているライン６１上にＯを出力する。パイプラ
インレジスタ１６のライン２５から問題の特定のビット
−■二の信号が１であると与えられたとして、このライ
ン６３上の１はライン６４上の１となる（ＡＮＤゲート
６０の出力）。このことは、ＯＲゲート６２をイネーブ
ルさせ、それはライン２９上をＯＲゲ−Ｉ−６２からキ
ャリー保存加算器ツリーへ１の出力を与える。理解され
る如く、パイプラインレジスタ１６からのライン２５上
の信号がＯである場合、Ａ Ｎ Ｄゲート６０からの出
力はＯであり、且つＡ Ｎ Ｄゲート５６からの出力も
０であるので。
る為に正又は負のいずれかとすることが可能である。第
４図及び第４図の回路の真理値表である第５図を参照す
ると、第４図の回路の動作を、プレロードデータをキャ
リー保存加算器ツリー１０内に累算され且つ該累算がＸ
及びＹ入力の乗算の結果としてキャリー保存加算器ツリ
ー１０へ供給されるべきデータに対する加算として所望
されるという仮定に関連して説明する。この結果をセッ
トアツプする為に、ＡＣＣＵＭＵＬＡＴＥ入カライン２
７上の入力ライン２フ上が確立され、且つＡＤＤ／５Ｕ
ＢＴＲＡＣＴ制御ライン２８上に高乃至は１の信号が与
えられる。この制御入力でもって、Ａ Ｎ Ｉ） ケー
ト５７のライン５８及び５９ Ｊ〕の１は、ライン５８
上に１の出力を発生させ、それはＡＮＤゲート６０への
入力の１つである。ＡＮｌ）ゲー］−５１に関して、Ａ
ＮＤゲート５１へのライン５２−トに現れる１があるが
、ライン２８−にの１はインバータ５４によって反転さ
れて、ＡＮＤゲー１−５１への入力ライン５３上に０を
与え、Ａ Ｎ Ｄゲート５１への出力ライン５５−１−
にＯを与える。従って、ＡＮＤゲート５６（ライン５５
上にＯを見る）は、ＯＲゲート６２への入力の１つに１
妾続されているライン６１上にＯを出力する。パイプラ
インレジスタ１６のライン２５から問題の特定のビット
−■二の信号が１であると与えられたとして、このライ
ン６３上の１はライン６４上の１となる（ＡＮＤゲート
６０の出力）。このことは、ＯＲゲート６２をイネーブ
ルさせ、それはライン２９上をＯＲゲ−Ｉ−６２からキ
ャリー保存加算器ツリーへ１の出力を与える。理解され
る如く、パイプラインレジスタ１６からのライン２５上
の信号がＯである場合、Ａ Ｎ Ｄゲート６０からの出
力はＯであり、且つＡ Ｎ Ｄゲート５６からの出力も
０であるので。
ＯＲゲート６２から０が出力され、所望の作用となり、
即ちパイプラインレジスタ１６からのデータをキャリー
保存加算器ツリー１０へ不変のまま通過させる。同様の
解析を行なうことによって理解される如＜、ＡＣＣＵＭ
ＵＬＡＴＥライン２７１−のアキュムレータ制御論理回
路２４への入力信号が１であり且つＡＤＤ／５ＵＢＴＲ
ＡＣＴ入カライン２８上の信号がＯであると、反転デー
タがパイプラインレジスタ１６からキャリー保存加算器
ツリー１０へ通過される。累算が所望されない場合には
、Ａ ＣＣＵ Ｍ Ｕ Ｌ Ａ ’ｒ ＩＥ制御ライン
２７−ヒのＯは、累算制御論理回路２４から全てのＯを
キャリー保存加算器ツリー１０へ伝達させる。
即ちパイプラインレジスタ１６からのデータをキャリー
保存加算器ツリー１０へ不変のまま通過させる。同様の
解析を行なうことによって理解される如＜、ＡＣＣＵＭ
ＵＬＡＴＥライン２７１−のアキュムレータ制御論理回
路２４への入力信号が１であり且つＡＤＤ／５ＵＢＴＲ
ＡＣＴ入カライン２８上の信号がＯであると、反転デー
タがパイプラインレジスタ１６からキャリー保存加算器
ツリー１０へ通過される。累算が所望されない場合には
、Ａ ＣＣＵ Ｍ Ｕ Ｌ Ａ ’ｒ ＩＥ制御ライン
２７−ヒのＯは、累算制御論理回路２４から全てのＯを
キャリー保存加算器ツリー１０へ伝達させる。
当業者等に公知の如く、別の二進数から二進数を減算す
る態様は、１の補数を加算することによって達成するこ
とが可能であり、それは、Ａ ＣＣＵ Ｍ Ｕ ｔ、
Ａ Ｔ Ｅ制御ライン２７が高で且つＡＤＤ／ Ｓ Ｕ
Ｂ Ｔ ＲＡ ＣＴ制御ライン２８が低の場合にアキ
ュムレータ制御論理回路２４によって受け取られるビッ
トの１の補数がキャリー保存加算器ツリー１０へ通過さ
れるので、第４図に示した論理回路でえられる結果であ
る。これらの制御信号がＡＣＣＵＭＵＬＡＴＩコ制御ラ
イン２７及びＡＩ）Ｄ／ Ｓ ｔＪ Ｉ”ｌ Ｔ ＲＡ
ＣＴ制御ライン２８へ供給されろと、０がライン５８
上のＡ Ｎ Ｉ）ゲート６０へ供給され且つ１がライン
５５上のＡＮＤゲート５６へ供給される。どのようにし
て１の補数が与えられるかを示す為に、ライン２９」二
において０となるべきライン２５」二に１が与えられる
と仮定する。
る態様は、１の補数を加算することによって達成するこ
とが可能であり、それは、Ａ ＣＣＵ Ｍ Ｕ ｔ、
Ａ Ｔ Ｅ制御ライン２７が高で且つＡＤＤ／ Ｓ Ｕ
Ｂ Ｔ ＲＡ ＣＴ制御ライン２８が低の場合にアキ
ュムレータ制御論理回路２４によって受け取られるビッ
トの１の補数がキャリー保存加算器ツリー１０へ通過さ
れるので、第４図に示した論理回路でえられる結果であ
る。これらの制御信号がＡＣＣＵＭＵＬＡＴＩコ制御ラ
イン２７及びＡＩ）Ｄ／ Ｓ ｔＪ Ｉ”ｌ Ｔ ＲＡ
ＣＴ制御ライン２８へ供給されろと、０がライン５８
上のＡ Ｎ Ｉ）ゲート６０へ供給され且つ１がライン
５５上のＡＮＤゲート５６へ供給される。どのようにし
て１の補数が与えられるかを示す為に、ライン２９」二
において０となるべきライン２５」二に１が与えられる
と仮定する。
ライン２５からの１の入力により＋’ Ａ Ｎ Ｄゲー
ト６０の出力ライン６４上にＯが発生する。インバータ
６６は、ライン６７上をＡＮＤゲート５６へ０を与え、
それはライン６１七でＯとなり、それはライン２９上に
おいてＯとなる（所望の結果）。
ト６０の出力ライン６４上にＯが発生する。インバータ
６６は、ライン６７上をＡＮＤゲート５６へ０を与え、
それはライン６１七でＯとなり、それはライン２９上に
おいてＯとなる（所望の結果）。
何故ならば、ＯＲゲート６２への両方の入力がＯである
からである。勿論理解される如く、ライン２５上のＯは
ライン２９上において１となる。
からである。勿論理解される如く、ライン２５上のＯは
ライン２９上において１となる。
プレロードフィールドを包含することのなし）−連の計
算の場合、アキュムレータ制御論理回路２４は、同様の
態様で機能し、且つ、夫々、ＡＣＣＵＭＵＩ、ＡＴＥ及
びＡＤＤ／５ＵＢＴＲＡＣＴ制御ライン２７及び２８上
の信号の制御の下で、以前の計算からのデータの、夫々
Ｘ及びＹ端子４及び６の入力からの爾後の計算によって
派生されるデータに対しての加算又は減算のいずれかを
与える。
算の場合、アキュムレータ制御論理回路２４は、同様の
態様で機能し、且つ、夫々、ＡＣＣＵＭＵＩ、ＡＴＥ及
びＡＤＤ／５ＵＢＴＲＡＣＴ制御ライン２７及び２８上
の信号の制御の下で、以前の計算からのデータの、夫々
Ｘ及びＹ端子４及び６の入力からの爾後の計算によって
派生されるデータに対しての加算又は減算のいずれかを
与える。
操作の１例として、回路１内に計算からの以前のデータ
が存在しない回路１で開始し、Ｘを１６ビツトワードＸ
、 −Ｘｌ、及びＹを１６ビツトワードＹ０−Ｙ工、と
して、ｚ１＝ｘｘｙの計算がどのようにして実行される
かを説明する。ＸワードがＸレジスタ２内にロードされ
且つＹワードがＹレジスタ３内にロードされる。Ｘ及び
Ｙレジスタがクロック信号を受け取ると、Ｘ及びＹワー
ドはキャリー保存加算器ツリー１０へ入力され、該ツリ
ー１０は、第６図に示した部分的績Ａ。−Ａ□９、Ｂｏ
−Ｂ工、乃至Ｈ０−Ｈ，，を発生する為の修正ブースコ
ード化アルゴリズムを使用して乗算によって発生される
部分的積フィールドを９える。修正ブースアルゴリズム
は当業者に公知であり、ＩＬつ部分的積の数を半分に減
少させる為に有益的に使用される。この修正ブース（Ｂ
ｏｏｔｈ）ツー１−化アルゴリズムは種々の本に記載さ
れており、例えば、５ｃｈｌｏｎｔｏ ＷａｓｅｒとＭ
ｉｃｈａｅｌ Ｊ、Ｆｌｙｎｎ共著の「デジタルシステ
ム設計者用の演算入門（Ｉｎｔｒｏｄｕｃｔｉｏｎ ’
ｒｏ Ａｒｉｔｈｍｅｔｉｃ Ｆｏｒ Ｄｉｇｉｔ
ａｌ Ｓｙｓｔｅｍｓ Ｄｅｓｉｇｎｅｒｓ）Ｊ、
１９８２年ＣＢＳカレッジ出版、３８３マジソンアヘニ
ュー、ニューヨーク、ニューヨーク１ＯＯ１７、の本が
ある。修正ブースアルゴリズムは、上記の本の１３３−
１３５頁に記載されており、この様な記載は本明細井に
引用により導入する。
が存在しない回路１で開始し、Ｘを１６ビツトワードＸ
、 −Ｘｌ、及びＹを１６ビツトワードＹ０−Ｙ工、と
して、ｚ１＝ｘｘｙの計算がどのようにして実行される
かを説明する。ＸワードがＸレジスタ２内にロードされ
且つＹワードがＹレジスタ３内にロードされる。Ｘ及び
Ｙレジスタがクロック信号を受け取ると、Ｘ及びＹワー
ドはキャリー保存加算器ツリー１０へ入力され、該ツリ
ー１０は、第６図に示した部分的績Ａ。−Ａ□９、Ｂｏ
−Ｂ工、乃至Ｈ０−Ｈ，，を発生する為の修正ブースコ
ード化アルゴリズムを使用して乗算によって発生される
部分的積フィールドを９える。修正ブースアルゴリズム
は当業者に公知であり、ＩＬつ部分的積の数を半分に減
少させる為に有益的に使用される。この修正ブース（Ｂ
ｏｏｔｈ）ツー１−化アルゴリズムは種々の本に記載さ
れており、例えば、５ｃｈｌｏｎｔｏ ＷａｓｅｒとＭ
ｉｃｈａｅｌ Ｊ、Ｆｌｙｎｎ共著の「デジタルシステ
ム設計者用の演算入門（Ｉｎｔｒｏｄｕｃｔｉｏｎ ’
ｒｏ Ａｒｉｔｈｍｅｔｉｃ Ｆｏｒ Ｄｉｇｉｔ
ａｌ Ｓｙｓｔｅｍｓ Ｄｅｓｉｇｎｅｒｓ）Ｊ、
１９８２年ＣＢＳカレッジ出版、３８３マジソンアヘニ
ュー、ニューヨーク、ニューヨーク１ＯＯ１７、の本が
ある。修正ブースアルゴリズムは、上記の本の１３３−
１３５頁に記載されており、この様な記載は本明細井に
引用により導入する。
プレロードデータが無く且つ以前の計算結果が無い状態
で、ワードＰＬ、−ＰＬ３４及びＰ２゜−Ｐ２３４は全
て「０」であり、途中結果ワードｓ ｉ、−８１３４及
び５２１１−８２３４を与え、それらはロード制御論理
回路１３を介して通過し且つ、ライン４９上を積クロッ
クパルスを受領すると、パイプラインレジスタ１６内に
ラッチされる。これが所望とする積である場合、即ちそ
れ以上の計算が実行されない場合、キャリーセレクト加
算器１９によって受け取られるワードＳ１及びＳ２−が
加算されてワードＳ１及びＳ２の和の結果を発生し、そ
の結果は、ライン６５上のアキュムレータレジスタ３１
への次の積クロックパルスによってアキュムレータレジ
スタ３１内にラッチされる。その結果得られる積は双方
向端子６，８．９において得られる。このシーケンスの
期間中、トライステートバッファ３５．３６．３７の制
御端子上の信号は低（０）に保持され（トライステート
バッファ３５．３６．３７を低インピーダンス状態に維
持してアキュムレータレジスタ３１からのデータの出力
が双方向端子６，８．９へ到達することを許容する）、
ロード制御論理回路１３内の夫々のＭＵＸに対するＰＲ
ＥＬ及び○Ｅラインへの制御信号は「０」であり、且つ
アキュムレータ制御論理２４へのＡＣＣＵＭＵＬＡＴＥ
ライン２７上の信号は０である。何故ならば、どのプレ
ロードデータ又は以前の計算結果もキャリー保存加算器
ツリー１０へフィードバックさせることを所望されない
からである・。
で、ワードＰＬ、−ＰＬ３４及びＰ２゜−Ｐ２３４は全
て「０」であり、途中結果ワードｓ ｉ、−８１３４及
び５２１１−８２３４を与え、それらはロード制御論理
回路１３を介して通過し且つ、ライン４９上を積クロッ
クパルスを受領すると、パイプラインレジスタ１６内に
ラッチされる。これが所望とする積である場合、即ちそ
れ以上の計算が実行されない場合、キャリーセレクト加
算器１９によって受け取られるワードＳ１及びＳ２−が
加算されてワードＳ１及びＳ２の和の結果を発生し、そ
の結果は、ライン６５上のアキュムレータレジスタ３１
への次の積クロックパルスによってアキュムレータレジ
スタ３１内にラッチされる。その結果得られる積は双方
向端子６，８．９において得られる。このシーケンスの
期間中、トライステートバッファ３５．３６．３７の制
御端子上の信号は低（０）に保持され（トライステート
バッファ３５．３６．３７を低インピーダンス状態に維
持してアキュムレータレジスタ３１からのデータの出力
が双方向端子６，８．９へ到達することを許容する）、
ロード制御論理回路１３内の夫々のＭＵＸに対するＰＲ
ＥＬ及び○Ｅラインへの制御信号は「０」であり、且つ
アキュムレータ制御論理２４へのＡＣＣＵＭＵＬＡＴＥ
ライン２７上の信号は０である。何故ならば、どのプレ
ロードデータ又は以前の計算結果もキャリー保存加算器
ツリー１０へフィードバックさせることを所望されない
からである・。
Ｚ、＝ＸＸＹ＋Ｘ’ ＸＹ’ を計算することが望まれ
る場合、その計算は２つのステップで実行される。最初
に、ｚ１＝ｘｘｙが上述した如くに計算される。次いで
、Ｘ″ ＸＹ′の積が計算され且つｘｘｙの積に加算さ
れ、Ｓ Ｌ’ 、−８１’ 、、及びＳ２’。−８２′
３４を発生し、それがキャリーセレクト加算器１９内に
おいて加算されるとＺ２を発生する。回路１によってど
のようにしてｚ２が得られるかを理解する為の助けとし
て第７図を参照すると良い。とめようにしてｚ２が得ら
れるかをより一層完全に理解する為に、パイプラインレ
ジスタ１６内にラッチされるワードＳ１及びＳ２（上述
したＸｘＹの結果）で開始する。Ｘ′及びＹ′ワードは
、夫々、Ｘレジスタ２及びＹレジスタ３内に入力される
。この計算において何等プレロードデータは関与しない
ので、ロード制御論理回路１３へのＰＲＥＬライン３４
及びＯＥライン３３上の信号が、上述した第１の例にお
ける如くにセットされる。然し乍ら、アキュムレータ制
御論理２４への制御信号はセットされて、ワードＳ１及
びＳ２を積極的に累算し、従ってＳｌ及びＳ２がライン
２９及び３０上をキャリー保存加算器ツリー１０へフィ
ードバックされて、ＰＬ’。
る場合、その計算は２つのステップで実行される。最初
に、ｚ１＝ｘｘｙが上述した如くに計算される。次いで
、Ｘ″ ＸＹ′の積が計算され且つｘｘｙの積に加算さ
れ、Ｓ Ｌ’ 、−８１’ 、、及びＳ２’。−８２′
３４を発生し、それがキャリーセレクト加算器１９内に
おいて加算されるとＺ２を発生する。回路１によってど
のようにしてｚ２が得られるかを理解する為の助けとし
て第７図を参照すると良い。とめようにしてｚ２が得ら
れるかをより一層完全に理解する為に、パイプラインレ
ジスタ１６内にラッチされるワードＳ１及びＳ２（上述
したＸｘＹの結果）で開始する。Ｘ′及びＹ′ワードは
、夫々、Ｘレジスタ２及びＹレジスタ３内に入力される
。この計算において何等プレロードデータは関与しない
ので、ロード制御論理回路１３へのＰＲＥＬライン３４
及びＯＥライン３３上の信号が、上述した第１の例にお
ける如くにセットされる。然し乍ら、アキュムレータ制
御論理２４への制御信号はセットされて、ワードＳ１及
びＳ２を積極的に累算し、従ってＳｌ及びＳ２がライン
２９及び３０上をキャリー保存加算器ツリー１０へフィ
ードバックされて、ＰＬ’。
−Ｉ〕１″３４及びＰ２’。−Ｐ２’、、と呼ぶワード
を与える。
を与える。
Ｘ’ ａ Ｘ’ ｕｓＸＹ’ ｏ Ｙ’ ｘｓ （
Ａ’ ｏ Ａ’ ｘ、乃至Ｈ’ 、−Ｈ’ 、、）の
部分的積のフィールドがＰ １’ 、−Ｐ Ｌ’ 、、
及びＰ２’ ｏ−Ｐ２’ 、４へ加算されて２つのワー
ドＳｌ’ｏ−８ｌ’、４及びＳ ２１゜−８２′］４の
新たな途中結果を発生する。然し乍ら、Ｘ及びＹレジス
タをクロック動作する前に、アキュムレータ制御論理制
御信号Ａ ＣＣＵ Ｍ ｔＪ Ｌ。
Ａ’ ｏ Ａ’ ｘ、乃至Ｈ’ 、−Ｈ’ 、、）の
部分的積のフィールドがＰ １’ 、−Ｐ Ｌ’ 、、
及びＰ２’ ｏ−Ｐ２’ 、４へ加算されて２つのワー
ドＳｌ’ｏ−８ｌ’、４及びＳ ２１゜−８２′］４の
新たな途中結果を発生する。然し乍ら、Ｘ及びＹレジス
タをクロック動作する前に、アキュムレータ制御論理制
御信号Ａ ＣＣＵ Ｍ ｔＪ Ｌ。
ＡＴＥ及びＡＤＤ／５ＵＢＴＲＡＣＴが、ｘ’ ｘＹ′
の部分的積と共に、この例においてはＳｌと８２とであ
るパイプラインレジスタ１６から出てくるデータの正の
累算を実行する為にセットされねばならない。正の累算
を実施する為の制御信号は、ＡＣＣＵＭＵＬＡＴＥ制御
ライン２７への「１」 （乃至は高）及びＡ Ｄ Ｄ
／ Ｓ ｒＪ １１ ＴＲＡ Ｃ゛ｒ制御ライン２８Ｆ
の「１」 （乃至は高）である。
の部分的積と共に、この例においてはＳｌと８２とであ
るパイプラインレジスタ１６から出てくるデータの正の
累算を実行する為にセットされねばならない。正の累算
を実施する為の制御信号は、ＡＣＣＵＭＵＬＡＴＥ制御
ライン２７への「１」 （乃至は高）及びＡ Ｄ Ｄ
／ Ｓ ｒＪ １１ ＴＲＡ Ｃ゛ｒ制御ライン２８Ｆ
の「１」 （乃至は高）である。
これらの条件がセットされると、Ｘ及びＹレジスタがタ
ロツク動作され、Ｘ′及びＹ′がキャリー保存加算器ツ
リー１０内において乗算され、第７図に示した部分内積
フィールドＡ ’ ６ Ａ ’ １５乃至ＩＩ’ ｏ
−Ｈ’ 、、を発生し、積クロックのタロツク動作は同
時に発生し、Ｓｌ及びＳ２をパイプラインレジスタ１６
の出力端において出現させ且つＳｌ及びＳ２をアキュム
レータ制御論理２４を介してキャリー保存加算器ツリー
１０へ現わさせて、そこで８１及びＳ２がｘ’ ｘｙ’
の部分内積へ加算され、Ｓ Ｌ’ 、−３Ｌ’ ３．、
及びＳ２’ｏ−８２’、４の新たな途中結果を発生し、
それらはパイプラインレジスタ１６内にラッチされる。
ロツク動作され、Ｘ′及びＹ′がキャリー保存加算器ツ
リー１０内において乗算され、第７図に示した部分内積
フィールドＡ ’ ６ Ａ ’ １５乃至ＩＩ’ ｏ
−Ｈ’ 、、を発生し、積クロックのタロツク動作は同
時に発生し、Ｓｌ及びＳ２をパイプラインレジスタ１６
の出力端において出現させ且つＳｌ及びＳ２をアキュム
レータ制御論理２４を介してキャリー保存加算器ツリー
１０へ現わさせて、そこで８１及びＳ２がｘ’ ｘｙ’
の部分内積へ加算され、Ｓ Ｌ’ 、−３Ｌ’ ３．、
及びＳ２’ｏ−８２’、４の新たな途中結果を発生し、
それらはパイプラインレジスタ１６内にラッチされる。
このことは。
第７図を参照することによって一層容易に理解すること
が可能である。第７図を検討する場合に、アキュムレー
タ制御論理回路２４の制御の丁でキャリー保存加算器ツ
リー１０へフィードバックされたワードＳ１及びＳ２（
これらはＸｘＹの途中結果ワード）がＰＩ’。−Ｐ１′
、及びＰ２’。−Ｐ２’３４（第７図に図示）として呼
び直したことを思い起こすべきである。従って、パイプ
ラインレジスタ１６は、現在は、Ｚ２を現わすところの
ワードＳｌ’。−８１１３４及びＳ２’。−８２’、４
を有している。途中結果ワード８１’。−８１′。
が可能である。第７図を検討する場合に、アキュムレー
タ制御論理回路２４の制御の丁でキャリー保存加算器ツ
リー１０へフィードバックされたワードＳ１及びＳ２（
これらはＸｘＹの途中結果ワード）がＰＩ’。−Ｐ１′
、及びＰ２’。−Ｐ２’３４（第７図に図示）として呼
び直したことを思い起こすべきである。従って、パイプ
ラインレジスタ１６は、現在は、Ｚ２を現わすところの
ワードＳｌ’。−８１１３４及びＳ２’。−８２’、４
を有している。途中結果ワード８１’。−８１′。
、及びＳ２’。−８２′、４がキャリーセレクト加算器
１９によって加算されて、Ｚ２を発生し、それは次の積
クロックの発生と共にアキュムレータレジスタ３１内に
ラッチされ、従ってそれは双方向端子６，８．９上に得
られる。
１９によって加算されて、Ｚ２を発生し、それは次の積
クロックの発生と共にアキュムレータレジスタ３１内に
ラッチされ、従ってそれは双方向端子６，８．９上に得
られる。
直前に説明した例において、最初の結果から２番目の結
果を減算することが所望される場合（即ちＺ、＝’ （
Ｘ’ ＸＹ’ ）−（ＸＸＹ）（７１計算）、アキュ
ムレータ制御論理回路２４への制御信号は。
果を減算することが所望される場合（即ちＺ、＝’ （
Ｘ’ ＸＹ’ ）−（ＸＸＹ）（７１計算）、アキュ
ムレータ制御論理回路２４への制御信号は。
ＡＣＣＵＭＵＬＡＴＥ制御論理２７に対して「１」にセ
ットされ且つＡＤＤ／５ＵＢＴＲＡＣ：Ｔライン２８上
で「０」にセットされる。このことは。
ットされ且つＡＤＤ／５ＵＢＴＲＡＣ：Ｔライン２８上
で「０」にセットされる。このことは。
アキュムレータ制御論理回路２４からキャリー保存加算
器ツリー１０への反転データを通過させ（ワードＳ１及
びＳ２がビット毎に反転される）。
器ツリー１０への反転データを通過させ（ワードＳ１及
びＳ２がビット毎に反転される）。
且つキャリー保存加算器ツリー１０内の加算は、Ｚｚ＝
（Ｘ’ ＸＹ’ ）−（ＸＸＹ）を現わす途中結果ワ
ードＳｌ”、−５ｌ”、、及びＳ ２ ” 、 −３２
”口（不図示）を発生する。
（Ｘ’ ＸＹ’ ）−（ＸＸＹ）を現わす途中結果ワ
ードＳｌ”、−５ｌ”、、及びＳ ２ ” 、 −３２
”口（不図示）を発生する。
計算において、プレロードデータを使用することを所望
する場合、そのデータは前述したプレロードプロセスを
使用することによって回路１内にロードされ、それは、
思い起こされる如く、アキュムレータ制御論理回路２４
を介してキャリー保存加算器ツリー１０へ転送する為に
、プレロードデータをパイプラインレジスタ１６内にロ
ードする。このプレロードデータは、Ｘレジスタ２及び
Ｙレジスタ３から受け取られたデータに関してキャリー
保存加算器ツリー１０によって実行中の計算に加算する
か、又はそれから減算することが可能である（制御ライ
ンＡＣＣＵＭＵＬＡＴＥ及びＡＤＤ／５ＵＢＴＲＡＣＴ
に対しての信号に基づいて）。
する場合、そのデータは前述したプレロードプロセスを
使用することによって回路１内にロードされ、それは、
思い起こされる如く、アキュムレータ制御論理回路２４
を介してキャリー保存加算器ツリー１０へ転送する為に
、プレロードデータをパイプラインレジスタ１６内にロ
ードする。このプレロードデータは、Ｘレジスタ２及び
Ｙレジスタ３から受け取られたデータに関してキャリー
保存加算器ツリー１０によって実行中の計算に加算する
か、又はそれから減算することが可能である（制御ライ
ンＡＣＣＵＭＵＬＡＴＥ及びＡＤＤ／５ＵＢＴＲＡＣＴ
に対しての信号に基づいて）。
当業者等によって勿論理解される如く、本発明は、プレ
ロード能力を持った乗算器−累算器に制限されるべきも
のではなく、単に回路の乗算器−累算器能力に関して従
来技術と比較して有益であり且つ独特のものである。本
発明の第２実施例を第８図に示してあり、この場合はは
、乗算器−累算器回路６８をブロック図で示しである。
ロード能力を持った乗算器−累算器に制限されるべきも
のではなく、単に回路の乗算器−累算器能力に関して従
来技術と比較して有益であり且つ独特のものである。本
発明の第２実施例を第８図に示してあり、この場合はは
、乗算器−累算器回路６８をブロック図で示しである。
乗算器−累算器回路１におけるものと共通の乗算器−累
算器回路６８の部分は同様な参照符号を付しである０乗
算器−累算器回路６８は、乗算器−累算器回路１の例示
的な特性を与えているが、乗算器−累算器回路６８は、
高速の乗算及び累算の為に使用され、その場合に、プレ
ロードデータが実行される計算に包含されることは必要
ではない。第８図を参照して説明すると、トライステー
トバッファ又はロード制御論理を設けることが必要では
ないので、乗算器−累算器回路６８は乗算器−累算器回
路１と比較して簡単化されている。又、プレロード動作
は必要とされないので、双方向端子は不要である。乗算
器−累算器回路６８はＸ入力端子４とＹ入力端子６９と
を有している。乗算器−累算器回路６８による計算結果
は、アキュムレータレジスタ３１からライン３８，３９
，４０１−に得られて、夫々、出力端子７０，７Ｌ ７
２に対して、拡張績フィールド、最−■−位積重及び最
下偉績フィールドを与える。乗算器−累算器回路の典型
的な使用は一連の計算の結果を累積乃至は累算すること
であるから、ライン２９及び３０上をパイプラインレジ
スタ１６からキャリー保存加算器ツリー１０へ出力ワー
ドをフィードバックする為にアキュムレータ制御論理回
路２４が使用される。
算器回路６８の部分は同様な参照符号を付しである０乗
算器−累算器回路６８は、乗算器−累算器回路１の例示
的な特性を与えているが、乗算器−累算器回路６８は、
高速の乗算及び累算の為に使用され、その場合に、プレ
ロードデータが実行される計算に包含されることは必要
ではない。第８図を参照して説明すると、トライステー
トバッファ又はロード制御論理を設けることが必要では
ないので、乗算器−累算器回路６８は乗算器−累算器回
路１と比較して簡単化されている。又、プレロード動作
は必要とされないので、双方向端子は不要である。乗算
器−累算器回路６８はＸ入力端子４とＹ入力端子６９と
を有している。乗算器−累算器回路６８による計算結果
は、アキュムレータレジスタ３１からライン３８，３９
，４０１−に得られて、夫々、出力端子７０，７Ｌ ７
２に対して、拡張績フィールド、最−■−位積重及び最
下偉績フィールドを与える。乗算器−累算器回路の典型
的な使用は一連の計算の結果を累積乃至は累算すること
であるから、ライン２９及び３０上をパイプラインレジ
スタ１６からキャリー保存加算器ツリー１０へ出力ワー
ドをフィードバックする為にアキュムレータ制御論理回
路２４が使用される。
従って、その累算は正（乃至は加算）又は負（乃至は減
算）のいずれかであることが可能であり。
算）のいずれかであることが可能であり。
且つライン２７上のＡ ＣＣＵ Ｍ Ｕ Ｌ Ａ ＴＥ
倍信号みならずライン２８上のＡ Ｄ Ｄ ／ Ｓ Ｕ
Ｂ ’ｒＲＡ ＣＴ倍信号必要とされる。勿論、乗算
器−累算器回路６８用の制御信号Ａ ＣＣＵ Ｍ Ｕ
Ｌ Ａ Ｔ Ｅ及びＡＤＤ／５ＵＢＴＲＡＣＴのみなら
ずアキュムレータ制御論理回路２４内の論理回路は、乗
算器−累算器回路１（第１図に図示）において使用した
ものと同一のものとすることが可能である。
倍信号みならずライン２８上のＡ Ｄ Ｄ ／ Ｓ Ｕ
Ｂ ’ｒＲＡ ＣＴ倍信号必要とされる。勿論、乗算
器−累算器回路６８用の制御信号Ａ ＣＣＵ Ｍ Ｕ
Ｌ Ａ Ｔ Ｅ及びＡＤＤ／５ＵＢＴＲＡＣＴのみなら
ずアキュムレータ制御論理回路２４内の論理回路は、乗
算器−累算器回路１（第１図に図示）において使用した
ものと同一のものとすることが可能である。
本発明の第３実施例であるデジタル乗算器回路を第９図
に示しである。デジタル乗算器回路７５は、乗算す八き
乗数及び被乗数のデジタル情報を受け取る為のＸ入力端
子７６とＹ入力端子７７を有しており且つプロダクト即
ち積を発生する。前述した図面を参照することにより明
らかな如く。
に示しである。デジタル乗算器回路７５は、乗算す八き
乗数及び被乗数のデジタル情報を受け取る為のＸ入力端
子７６とＹ入力端子７７を有しており且つプロダクト即
ち積を発生する。前述した図面を参照することにより明
らかな如く。
デジタル乗算器回路７５の成る部分は前述した実施例に
おいて使用したものと同一であり、従って同一のものに
は同一の参照番号を付しである。Ｘ入力端子７６上で受
け取られる入力データは、ライン７８上をキャリー保存
加算器ツリー１０へ供給され、且つＸ入力端子７７上で
受け取られるＹ入力データはライン７９上をキャリー保
存加算器ツリー１０へ供給される。キャリー保存加算器
ツリー１０は前述した如き態様で動作し且つＸ入力端子
７６及びＹ入力端子７７への入力データに基づいて部分
的積フィールドを発生して、ライン１４及び１５上をパ
イプラインレジスタ１６へ供給される途中結果を発生す
る。デジタル乗算器−累算器回路１の動作の前の説明か
ら思いだされる如く、キャリー保存加算器ツリー１０は
、修正ブースコード化を実施する回路を有しており、且
つＸ入力データ及びＹ入力データが各１６ビツトのワ
′−ドであると仮定して、Ａ、 −Ａ、、乃至）（、−
１（。
おいて使用したものと同一であり、従って同一のものに
は同一の参照番号を付しである。Ｘ入力端子７６上で受
け取られる入力データは、ライン７８上をキャリー保存
加算器ツリー１０へ供給され、且つＸ入力端子７７上で
受け取られるＹ入力データはライン７９上をキャリー保
存加算器ツリー１０へ供給される。キャリー保存加算器
ツリー１０は前述した如き態様で動作し且つＸ入力端子
７６及びＹ入力端子７７への入力データに基づいて部分
的積フィールドを発生して、ライン１４及び１５上をパ
イプラインレジスタ１６へ供給される途中結果を発生す
る。デジタル乗算器−累算器回路１の動作の前の説明か
ら思いだされる如く、キャリー保存加算器ツリー１０は
、修正ブースコード化を実施する回路を有しており、且
つＸ入力データ及びＹ入力データが各１６ビツトのワ
′−ドであると仮定して、Ａ、 −Ａ、、乃至）（、−
１（。
からなる部分的積フィールドを発生する。部分的積フィ
ールドは加算されて途中結果ワードＳｌ。
ールドは加算されて途中結果ワードＳｌ。
−８１３４及び５２ｏ−８２３４を発生する。途中結果
ワードＳ１及びＳ２は、ライン４９」二のパイプライン
レジスタ１６への積クロックパルスの先端の発生と共に
、パイプラインレジスタ１６内へラッチされる。途中結
果ワードＳ１及びＳ２は、ライン２０及び２１上をキャ
リーセレクト加算器１９へ流れる。キャリーセレクト加
算器１９は、途中結果ワードＳ１及びＳ２を加算し且つ
３５ビツトからなるその結果発生する積を発生し、その
内の３ビツトは拡張績フィールドデータであり、それは
ライン８０上を出力端子７０へ供給され、又最上位績フ
ィールドデータの１６ビツトはライン８１上を出力端子
７１へ供給され、又１６個の最下位績フィールドビット
はライン８２」二を出力端子７２へ供給される。
ワードＳ１及びＳ２は、ライン４９」二のパイプライン
レジスタ１６への積クロックパルスの先端の発生と共に
、パイプラインレジスタ１６内へラッチされる。途中結
果ワードＳ１及びＳ２は、ライン２０及び２１上をキャ
リーセレクト加算器１９へ流れる。キャリーセレクト加
算器１９は、途中結果ワードＳ１及びＳ２を加算し且つ
３５ビツトからなるその結果発生する積を発生し、その
内の３ビツトは拡張績フィールドデータであり、それは
ライン８０上を出力端子７０へ供給され、又最上位績フ
ィールドデータの１６ビツトはライン８１上を出力端子
７１へ供給され、又１６個の最下位績フィールドビット
はライン８２」二を出力端子７２へ供給される。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるへきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが１本発明はこれら具体例にのみ限定されるへきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図は本発明の第１実施例を示したブロック図、第２
図は第１実施例余のロード制御論理を示したブロック図
、第３図は第２図の論理回路用の真理値表を示した説明
図、第４図は第１及び第２実施例に従って本発明のアキ
ュムレータ制御論理において使用する論理回路を示した
説明図、第５図は第４図の論理回路用の真理値表を示し
た説明図、第６図及び第７図はキャリー保存加算器ツリ
ーにおける部分的積及びプレロードデータの発生及び加
算又は前野計算の結果を示した各説明図、第８図は本発
明の第２実施例を示した説明図、第９図は本発明の第３
実施例を示した説明図、である。 （符号の説明） １：乗算器−累算器回路 ２：Ｘレジスタ ３：Ｙレジスタ １０：キャリー保存加算器ツリー １３：ロード制御論理回路 １６：パイプラインレジスタ １９：キャリーセレクト加算器 ２４：アキュムレータ制御論理回路 ３５．３６，３７：トライステートバッファ特許出願人
エルニスアイ ロジックコーポレーション ＦＩＧ、 ３ ＲＥαＳコ ロ
Ｇ、 ４日Ｇ、 ５ ７ｒ−ルト７４−ルト” フイールヒ手続補正書 平成元年３月８日 特許庁長官 吉 １）文 毅 殿 １、事件の表示 昭和６３年 特許願 第２８１５
０８号３、補正をする者 事件との関係 特許出願人 名称 エルニスアイ ロジック コーポレーシ
ョン４、代理人 ６、補正の内容 別紙の通り
図は第１実施例余のロード制御論理を示したブロック図
、第３図は第２図の論理回路用の真理値表を示した説明
図、第４図は第１及び第２実施例に従って本発明のアキ
ュムレータ制御論理において使用する論理回路を示した
説明図、第５図は第４図の論理回路用の真理値表を示し
た説明図、第６図及び第７図はキャリー保存加算器ツリ
ーにおける部分的積及びプレロードデータの発生及び加
算又は前野計算の結果を示した各説明図、第８図は本発
明の第２実施例を示した説明図、第９図は本発明の第３
実施例を示した説明図、である。 （符号の説明） １：乗算器−累算器回路 ２：Ｘレジスタ ３：Ｙレジスタ １０：キャリー保存加算器ツリー １３：ロード制御論理回路 １６：パイプラインレジスタ １９：キャリーセレクト加算器 ２４：アキュムレータ制御論理回路 ３５．３６，３７：トライステートバッファ特許出願人
エルニスアイ ロジックコーポレーション ＦＩＧ、 ３ ＲＥαＳコ ロ
Ｇ、 ４日Ｇ、 ５ ７ｒ−ルト７４−ルト” フイールヒ手続補正書 平成元年３月８日 特許庁長官 吉 １）文 毅 殿 １、事件の表示 昭和６３年 特許願 第２８１５
０８号３、補正をする者 事件との関係 特許出願人 名称 エルニスアイ ロジック コーポレーシ
ョン４、代理人 ６、補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 １、各々が入力端と出力端とを持った第１及び第２入力
レジスタ、前記第１及び第２入力レジスタの出力端に接
続された第１入力回路を具備すると共に第２入力回路及
び出力回路を具備するキャリー保存加算器ツリー回路、
入力回路と出力回路とを具備するパイプラインレジスタ
、前記キャリー保存加算器ツリーの出力回路へ接続した
第１入力端と前記パイプラインレジスタの入力回路へ接
続した出力端とを具備する第１回路手段、前記パイプラ
インレジスタの出力回路を前記キャリー保存加算器ツリ
ーの第２入力回路へ接続させる第２回路手段、入力回路
と出力回路とを具備する第２加算器回路、前記パイプラ
インレジスタの出力回路を前記第２加算器回路の入力回
路へ接続させる手段、入力回路と出力回路とを具備する
アキュムレータレジスタ、前記第２加算器回路の出力回
路を前記アキュムレータレジスタの入力回路へ接続させ
る手段、前記アキュムレータレジスタから出力データを
供給するデータ出力端子、前記アキュムレータレジスタ
の出力回路を前記データ出力端子へ接続させる手段、を
有することを特徴とするデジタル乗算器−累算器回路。 ２、特許請求の範囲第１項において、前記第２加算器回
路はキャリーセレクト加算器を有することを特徴とする
回路。 ３、特許請求の範囲第１項において、前記アキュムレー
タレジスタの出力端を前記データ出力端子へ接続させる
手段は、前記アキュムレータレジスタ出力回路からの信
号が前記データ出力端子へ到達することを防止する手段
を有しており、且つ前記第１回路手段は第２入力端を有
しており、且つ特許請求の範囲第１項の前記回路は、更
に、前記データ出力端子を前記第２回路手段の前記第２
入力端へ接続させる手段を有しており、その際に前記デ
ータ出力端子から前記パイプラインレジスタ内へデータ
をロードさせることが可能であることを特徴とする回路
。 ４、特許請求の範囲第１項乃至第３項の内のいずれか１
項において、前記キャリー保存加算器ツリーがデータコ
ード化手段を有することを特徴とする回路。 ５、特許請求の範囲第４項において、前記データコード
化手段が修正ブースコード化アルゴリズムに従ってデー
タをコード化させるものであることを特徴とする回路。 ６、各々が入力端と出力端とを具備する第１及び第２入
力レジスタ、前記第１及び第２入力レジスタの出力端に
接続した第１入力回路を具備すると共に第２入力回路と
出力回路とを具備するキャリー保存加算器ツリー回路、
入力端と出力端とを具備するパイプラインレジスタ、前
記パイプラインレジスタの入力端を前記キャリー保存加
算器ツリーの出力回路へ接続させる手段、前記パイプラ
インレジスタの出力へ接続した入力端を具備すると共に
前記キャリー保存加算器ツリーの前記第２入力回路へ接
続した出力端を具備するアキュムレータ制御論理手段、
前記パイプラインレジスタの出力端へ接続した入力端を
具備すると共に出力端を具備する第２加算器回路、前記
第２加算器回路の出力端へ接続した入力端を具備すると
共に出力データを供給する出力端を具備するアキュムレ
ータレジスタ、を有することを特徴とするデジタル乗算
器−累算器回路。 ７、特許請求の範囲第６項において、前記第２加算器回
路がキャリーセレクト加算器を有することを特徴とする
回路。 ８、特許請求の範囲第６項又は第７項において、前記キ
ャリー保存加算器ツリーはデータコード化手段を有する
ことを特徴とする回路。 ９、特許請求の範囲第８項において、前記データコード
化手段は、修正ブースコード化アルゴリズムに従ってデ
ータをコード化させるものであることを特徴とする回路
。 １０、乗算されるべきデジタルデータを受け取る為の第
１入力回路を具備すると共に出力回路を具備するキャリ
ー保存加算器ツリー回路、入力回路と出力回路とを具備
するパイプラインレジスタ、前記キャリー保存加算器ツ
リー回路の出力回路を前記パイプラインレジスタの入力
回路へ接続させる手段、入力回路と出力回路とを具備す
る第２加算器回路、前記パイプラインレジスタの出力回
路を前記第２加算器回路の入力回路へ接続させる手段、
前記第２加算器回路から出力データを供給するデータ出
力端子、前記第２加算器の出力回路を前記データ出力端
子へ接続させる手段、を有することを特徴とするデジタ
ル乗算器回路。 １１、特許請求の範囲第１０項において、前記第２加算
器回路がキャリーセレクト加算器を有することを特徴と
する回路。 １２、特許請求の範囲第１０項又は第１１項において、
前記キャリー保存加算器ツリーがデータコード化手段を
有することを特徴とする回路。 １３、特許請求の範囲第１２項において、前記データコ
ード化手段が修正ブースコード化アルゴリズムに従って
データをコード化させることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/118,496 US4958312A (en) | 1987-11-09 | 1987-11-09 | Digital multiplier circuit and a digital multiplier-accumulator circuit which preloads and accumulates subresults |
| US118.496 | 1987-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01230127A true JPH01230127A (ja) | 1989-09-13 |
| JP3249110B2 JP3249110B2 (ja) | 2002-01-21 |
Family
ID=22378964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28150888A Expired - Lifetime JP3249110B2 (ja) | 1987-11-09 | 1988-11-09 | デジタル乗算器回路及びデジタル乗算器一累算器回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4958312A (ja) |
| EP (1) | EP0316036B1 (ja) |
| JP (1) | JP3249110B2 (ja) |
| KR (1) | KR890008677A (ja) |
| DE (1) | DE3853805T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11693625B2 (en) | 2019-12-04 | 2023-07-04 | Flex Logix Technologies, Inc. | Logarithmic addition-accumulator circuitry, processing pipeline including same, and methods of operation |
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