JPS61121130A - 乗算器 - Google Patents
乗算器Info
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- JPS61121130A JPS61121130A JP59244034A JP24403484A JPS61121130A JP S61121130 A JPS61121130 A JP S61121130A JP 59244034 A JP59244034 A JP 59244034A JP 24403484 A JP24403484 A JP 24403484A JP S61121130 A JPS61121130 A JP S61121130A
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- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、乗算器に関するもので、特に累算器付乗算
器回路におけるプリロード機能に係わる。
器回路におけるプリロード機能に係わる。
従来、累算器付乗算器回路として、特公昭５４−１２８
２３３号公報、「論理回路」に第３図に示すようなもの
が開示されている。なお、ここでは本発明に関係しない
機能および回路の図示、説明などは省略する。乗数Ｘｌ
ｎおよび被乗数Ｙｉｎは、Ｘレジスタ１およびＹレジス
タ２にそれぞれ入力され、これらの入力データはライン
１１．１２をそれぞれ介して乗算器回路３に送られる。
２３３号公報、「論理回路」に第３図に示すようなもの
が開示されている。なお、ここでは本発明に関係しない
機能および回路の図示、説明などは省略する。乗数Ｘｌ
ｎおよび被乗数Ｙｉｎは、Ｘレジスタ１およびＹレジス
タ２にそれぞれ入力され、これらの入力データはライン
１１．１２をそれぞれ介して乗算器回路３に送られる。
この乗算器回路３の出力である乗数Ｘｉｎと被乗数Ｙｉ
ｎとの積データは、ラインノ３を介して合計回路４に送
出される。この時、累算器レジスタ６に一時記憶されて
いた前サイクルの累積データが、ライン１６．累算制御
回路９、およびライン１９をそれぞれ介して合計回路４
に供給される。これによって、合計回路４では、ライン
１３とライン１９とのｆ−夕が加算され、この和データ
がラインノ４．プリロード制御回路５．およびライン１
５をそれぞれ経由して、累算器レジスタ６に送出される
。この累算器レジスタ６の出力データは、ライン１６を
介して累算制御回路９およびプリロード制御回路５に送
られる。また、外部端子８に与えられた入力データは、
ライン１８を介して上記プリロード制御回路５に供給さ
れるようになっている。
ｎとの積データは、ラインノ３を介して合計回路４に送
出される。この時、累算器レジスタ６に一時記憶されて
いた前サイクルの累積データが、ライン１６．累算制御
回路９、およびライン１９をそれぞれ介して合計回路４
に供給される。これによって、合計回路４では、ライン
１３とライン１９とのｆ−夕が加算され、この和データ
がラインノ４．プリロード制御回路５．およびライン１
５をそれぞれ経由して、累算器レジスタ６に送出される
。この累算器レジスタ６の出力データは、ライン１６を
介して累算制御回路９およびプリロード制御回路５に送
られる。また、外部端子８に与えられた入力データは、
ライン１８を介して上記プリロード制御回路５に供給さ
れるようになっている。
上記プリロード制御回路５は、プリロード制御信号ｐｃ
およびフィールド選択信号ＦＳ Ｋ基づいて、合計回路
４．累算器レジスタ６あるいは外部端子８の各々のデー
タの中から１つの７’ −タを選択して累算器レジスタ
６に送出する。この動作を下表−１に一括して示す。な
お、「Ｏ」は非制御、非選択状態、「１」は制御１選択
状態である。
およびフィールド選択信号ＦＳ Ｋ基づいて、合計回路
４．累算器レジスタ６あるいは外部端子８の各々のデー
タの中から１つの７’ −タを選択して累算器レジスタ
６に送出する。この動作を下表−１に一括して示す。な
お、「Ｏ」は非制御、非選択状態、「１」は制御１選択
状態である。
また、３状態バッファ７は、フィールド選択信号ＦＳ
（Ｃよりフィールド選択が行なわれた場合、高インピー
ダンス状態となり、累算器レジスタ６と外部端子８とを
電気的に分離して、この累算器レジスタ６と外部端子８
との相互影響をなくしている、。
（Ｃよりフィールド選択が行なわれた場合、高インピー
ダンス状態となり、累算器レジスタ６と外部端子８とを
電気的に分離して、この累算器レジスタ６と外部端子８
との相互影響をなくしている、。
一方、累算制御回路９は、合計回路４によって乗算器回
路３の積データと加算される累算器レジスタ６のデータ
を、累算信号ＡＣＣと加減信号ＡＤＤ ／ Ｓ ＩＪＢ
とＫよって制御しており、その動作を下表−２に一括し
て示す。ただし、累積信号Ａｃｅの「０」は非累算、「
１」は累算状態であり、加減信号ＡＤＤ／ＳＵＢ Ｏｒ
ＯＪは加算、「１コは減算状態を示している。また、乗
算器回路３から出力される積データをＭ１累算器レジス
タ６の記憶値をＲとしている。
路３の積データと加算される累算器レジスタ６のデータ
を、累算信号ＡＣＣと加減信号ＡＤＤ ／ Ｓ ＩＪＢ
とＫよって制御しており、その動作を下表−２に一括し
て示す。ただし、累積信号Ａｃｅの「０」は非累算、「
１」は累算状態であり、加減信号ＡＤＤ／ＳＵＢ Ｏｒ
ＯＪは加算、「１コは減算状態を示している。また、乗
算器回路３から出力される積データをＭ１累算器レジス
タ６の記憶値をＲとしている。
前記表−１１表−２かられかるように、累算器レジスタ
６にセットされるデータは、乗算器回路３の積データ、
乗算器回路３の積データと累算器レジスタ６の記憶デー
タとの和ｒ−タ、外部端子８から入力されたデータ、あ
るいは累積器レジスタ６のデータ自身のいずれか１つの
データである。
６にセットされるデータは、乗算器回路３の積データ、
乗算器回路３の積データと累算器レジスタ６の記憶デー
タとの和ｒ−タ、外部端子８から入力されたデータ、あ
るいは累積器レジスタ６のデータ自身のいずれか１つの
データである。
ところで、前記第３図に示したような構成においては、
プリロード機能を用いて累算器レジスタ６に累算の初期
デーｆをセットできる。しかし、その後の累算について
はＸｔｎ＋Ｙｒｎに入力されたデータの積と累算器レジ
スタ６のデータ間の累算しかできない。つまり、前記第
３図の回路では次式（１）の計算しかできない。
プリロード機能を用いて累算器レジスタ６に累算の初期
デーｆをセットできる。しかし、その後の累算について
はＸｔｎ＋Ｙｒｎに入力されたデータの積と累算器レジ
スタ６のデータ間の累算しかできない。つまり、前記第
３図の回路では次式（１）の計算しかできない。
ｙ＝ａｏ＋ｂＸｃ＋ｄｘｅ＋ｆＸｇ十曲・ ・・・
（１）ここでａｏは定数である。
（１）ここでａｏは定数である。
しかし、通常の計算において定数が１項目だけというの
はまれであジ、次式（２）で表わされるような複数個の
定数を持った計算が主流である。
はまれであジ、次式（２）で表わされるような複数個の
定数を持った計算が主流である。
７：！ＬＯ＋ Ｉｌｌ ＋ａ２ ＋−＋ ａｆｌ＋ｂｘ
ｃ ＋ａｘ ｅ＋ ｆ Ｘ ｇ＋−・・・・（２） （ｌＬＯｇ ＩＬＩ ＋ ｌＬ２ ｙ”’＋ Ｉ’ｎは
定数）このような演算を前記９４３図の回路で行なおう
とすると、ａ！以降の定数については、Ｘｉｎに定数＋
Ｙｉｎに１、あるいはＹ ｉｎ Ｋ定ｆｉ、Ｘｉｎに１
ｔｌ−セットして乗算を行なってから累算しなければな
らない。すなわち、両式（２）を次式（３）に変換して
から計算する必要がある。
ｃ ＋ａｘ ｅ＋ ｆ Ｘ ｇ＋−・・・・（２） （ｌＬＯｇ ＩＬＩ ＋ ｌＬ２ ｙ”’＋ Ｉ’ｎは
定数）このような演算を前記９４３図の回路で行なおう
とすると、ａ！以降の定数については、Ｘｉｎに定数＋
Ｙｉｎに１、あるいはＹ ｉｎ Ｋ定ｆｉ、Ｘｉｎに１
ｔｌ−セットして乗算を行なってから累算しなければな
らない。すなわち、両式（２）を次式（３）に変換して
から計算する必要がある。
ｙ：：ｊｌｏ ＋ａｌ Ｘ１＋ａ２ Ｘｉ ＋ ＝−１
−ａ 、 Ｘ１＋ｂ Ｘ ｃ＋ｄＸ ｅ十ｆ Ｘｇ−１
−・・・・・（３） （ａＯ’ ” Ｉ ｒ ａ２ ’ ”・＋ ａｎは定数
）このように、従来の乗算器では、定数の加算であって
も乗算に変換する必要があるため、計算手順が複雑化す
る欠点がある。また、ａ１以降の定数の累算は乗算と累
算とを行なうため、計算時間も長く必要である。
−ａ 、 Ｘ１＋ｂ Ｘ ｃ＋ｄＸ ｅ十ｆ Ｘｇ−１
−・・・・・（３） （ａＯ’ ” Ｉ ｒ ａ２ ’ ”・＋ ａｎは定数
）このように、従来の乗算器では、定数の加算であって
も乗算に変換する必要があるため、計算手順が複雑化す
る欠点がある。また、ａ１以降の定数の累算は乗算と累
算とを行なうため、計算時間も長く必要である。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、定数の加減算の簡略化と高速
化とが図れる累算機能を有する乗算器を提供することで
ある。
その目的とするところは、定数の加減算の簡略化と高速
化とが図れる累算機能を有する乗算器を提供することで
ある。
〔発明の概要］
すなわち、この発明においては、上記の目的を達成する
ために、前記第３図における乗算器回路３と合計回路４
との間にプリロード制御回路５を設けることにより、上
記プリロード制御回路５のプリロード機能により累算器
レジスタ６に外部から入力した初期値をセットするとと
もに、上記合計回路４により外部からのデータと累算器
レジスタ６のデータとの加減算も行なえるようにしたも
のである。
ために、前記第３図における乗算器回路３と合計回路４
との間にプリロード制御回路５を設けることにより、上
記プリロード制御回路５のプリロード機能により累算器
レジスタ６に外部から入力した初期値をセットするとと
もに、上記合計回路４により外部からのデータと累算器
レジスタ６のデータとの加減算も行なえるようにしたも
のである。
〔発明の実施例コ
以下、この発明の一実施例について図面を参照して説明
する。第１図における乗数Ｘｉｎおよび被乗数Ｙｉｎは
それぞれ、Ｘレジスタｌ、Ｙレジスタ２に入力され、こ
れらレジスタ１．２の入力データがライン１１．１２を
それぞれ介して乗算器回路３に送出されるっこの乗算器
回路３から出力される乗数Ｘｉｎと被乗数Ｙｉｎとの積
データは、ライフ３Ｊ、７’リロ一ド１ｆｔ１１岬回路
５、およびライン３４をそれぞれ経由して合計回路４に
送出される。この時、累算器レジスタ１に一時記憶され
ていた前サイクルの六′−夕は、ライン１６．累算制御
回路１０およびライン１９をそれぞれ経由し℃上記合計
回路４に送られる。
する。第１図における乗数Ｘｉｎおよび被乗数Ｙｉｎは
それぞれ、Ｘレジスタｌ、Ｙレジスタ２に入力され、こ
れらレジスタ１．２の入力データがライン１１．１２を
それぞれ介して乗算器回路３に送出されるっこの乗算器
回路３から出力される乗数Ｘｉｎと被乗数Ｙｉｎとの積
データは、ライフ３Ｊ、７’リロ一ド１ｆｔ１１岬回路
５、およびライン３４をそれぞれ経由して合計回路４に
送出される。この時、累算器レジスタ１に一時記憶され
ていた前サイクルの六′−夕は、ライン１６．累算制御
回路１０およびライン１９をそれぞれ経由し℃上記合計
回路４に送られる。
上記合計回路４では、ライン３４とライン１９を介して
入力されたデータの加算が行なわれ、その和データはラ
イン３５を介して累算器レジスタ６に送出される。この
累算器レジスタ６の出力データは、ライン１６，３状態
パ、ファ７を経由して外部端子８から出力されるととも
に、ライン１６を介して累算制御回路１０およびプリロ
ード制御回路５に送られる。
入力されたデータの加算が行なわれ、その和データはラ
イン３５を介して累算器レジスタ６に送出される。この
累算器レジスタ６の出力データは、ライン１６，３状態
パ、ファ７を経由して外部端子８から出力されるととも
に、ライン１６を介して累算制御回路１０およびプリロ
ード制御回路５に送られる。
上記プリロード制御回路５は、シリロード制御信号ｐｃ
およびフィールド選択信号ＦｓＶＣ４づいて、乗算器回
路３、累算器レジスタ６、または外部端子８から入力さ
れる外部入力データの各ｒ−夕の中から１つのデータを
選択して合計回路４に送出するようになっている。この
プリロード制御回路５の選択動作とプリロード制御信号
ｐｃ 、フィールド選択信号ＦＳとの関係を次表−３に
一括して示す。
およびフィールド選択信号ＦｓＶＣ４づいて、乗算器回
路３、累算器レジスタ６、または外部端子８から入力さ
れる外部入力データの各ｒ−夕の中から１つのデータを
選択して合計回路４に送出するようになっている。この
プリロード制御回路５の選択動作とプリロード制御信号
ｐｃ 、フィールド選択信号ＦＳとの関係を次表−３に
一括して示す。
また、３状態バッファ７は、フィールド選択信号ＦＣに
よりフィールド選択が行なわれた場合には高インピーダ
ンス状態となり、累算器レジスタ６と外部端子８とを電
気的に分離して累算器レジスタ６と外部端子８との相互
影響をなくしている。一方、フィールド選択が行なわれ
なかった場合には、累算器レジスタ６と外部端子８とが
接続され、累算器レジスタ６の記憶値が外部端子８から
出力される。
よりフィールド選択が行なわれた場合には高インピーダ
ンス状態となり、累算器レジスタ６と外部端子８とを電
気的に分離して累算器レジスタ６と外部端子８との相互
影響をなくしている。一方、フィールド選択が行なわれ
なかった場合には、累算器レジスタ６と外部端子８とが
接続され、累算器レジスタ６の記憶値が外部端子８から
出力される。
さらに、累算制御回路ＩＯは、累算信号ＡＣＣ。
加減信号ＡＤＤ／ＳＵＢ 、プリロード制御信号ｐｃ
。
。
およびフィールド選択信号ＦＳに基づいて累算器レジス
タ６から出力されるデータを制御し、合計回路４へ送出
するようになっている。下表−４に各信号に対する累算
制御回路１０の動作を示す。ここでは、累算器レジスタ
６のデータをＲとしている。
タ６から出力されるデータを制御し、合計回路４へ送出
するようになっている。下表−４に各信号に対する累算
制御回路１０の動作を示す。ここでは、累算器レジスタ
６のデータをＲとしている。
このような構成によれば、従来は不可能であった累算器
レジスタ６のデータと外部端子８から入力されるデータ
の加減算が可能となる。これによって、両式（２）の計
算を両式（３）の形に変換することなく直接演算できる
ので、定数の加減算の簡略化と高速化とが図れる。下表
−５は、プリロード制御信号ＰＣ，フィールド制御信号
ＦＳ。
レジスタ６のデータと外部端子８から入力されるデータ
の加減算が可能となる。これによって、両式（２）の計
算を両式（３）の形に変換することなく直接演算できる
ので、定数の加減算の簡略化と高速化とが図れる。下表
−５は、プリロード制御信号ＰＣ，フィールド制御信号
ＦＳ。
累算信号ＡＣＣ１および加減信号ＡＤＤ ／ ＳＵＢの
各信号の状態により累算器レジスタ６にセットされるデ
ータを示している。ただし、乗算器回路３からの乗数Ｘ
ｉｎと被乗数Ｙｉｎとの積データをＭ、累算器レジスタ
６に一時記憶されているｒ−タをＲ１外部端子８からの
入力データをＰとする。
各信号の状態により累算器レジスタ６にセットされるデ
ータを示している。ただし、乗算器回路３からの乗数Ｘ
ｉｎと被乗数Ｙｉｎとの積データをＭ、累算器レジスタ
６に一時記憶されているｒ−タをＲ１外部端子８からの
入力データをＰとする。
第２図は、この発明の他の実施例を示すもので、上記実
施例ではフィールド制御信号ＦＣが１つの場合について
説明したが、３つのフィールド制御信号ＦＣ，、Ｆｅｂ
、 ＦＣで制御するようにしたものである。ここでは、
累算器レジスタ６を上記フィールド選択信号ＦＣ，、Ｆ
Ｃ，、ＦＣＣに対応させて３つのブロックに分割設定す
るとともに、これに対応する３状態・々ッファ７＆。
施例ではフィールド制御信号ＦＣが１つの場合について
説明したが、３つのフィールド制御信号ＦＣ，、Ｆｅｂ
、 ＦＣで制御するようにしたものである。ここでは、
累算器レジスタ６を上記フィールド選択信号ＦＣ，、Ｆ
Ｃ，、ＦＣＣに対応させて３つのブロックに分割設定す
るとともに、これに対応する３状態・々ッファ７＆。
７ｂ、７ｃを設けている。第２図において、前記第１図
と同一構成部には同じ符号を付してその詳細な説明は省
略する。
と同一構成部には同じ符号を付してその詳細な説明は省
略する。
上記のような構成において、プリロード制御信号ＰＣが
“１″レベルとなると、フィールド選択信号ＦＳａ、
ＦＳｂ６るいはＦＳｃで選択されたフィールドのみ外部
端子Ｂ＆、８ｂあるいは８Ｃからの入力ｆ−夕がプリロ
ード制御回路５によって選ばれ、合計回路４によって累
算制御回路１０の出力データと加算され、累算器レジス
タ６にプリロードされる。この時、選択されなかったフ
ィールドについては、累算器レジスタ６のデータがプリ
ロード制御回路５によって選択され、このデータが合計
回路４によって累算制御回路１０から出力される”ｏ″
データｈＩＩＩ算され、累算器レジスタ６にセットされ
る。従って、累算器レジスタ６のデータ自身は変化しな
い。
“１″レベルとなると、フィールド選択信号ＦＳａ、
ＦＳｂ６るいはＦＳｃで選択されたフィールドのみ外部
端子Ｂ＆、８ｂあるいは８Ｃからの入力ｆ−夕がプリロ
ード制御回路５によって選ばれ、合計回路４によって累
算制御回路１０の出力データと加算され、累算器レジス
タ６にプリロードされる。この時、選択されなかったフ
ィールドについては、累算器レジスタ６のデータがプリ
ロード制御回路５によって選択され、このデータが合計
回路４によって累算制御回路１０から出力される”ｏ″
データｈＩＩＩ算され、累算器レジスタ６にセットされ
る。従って、累算器レジスタ６のデータ自身は変化しな
い。
一方、プリロード制御信号ＰＣが”Ｏｎレベルの場合に
は、プリロード制御回路５は乗算器回路３の積デニタが
選択され、合計回路４によって累算制御回路１０から出
力されるｒ−夕と加算されて、累算器レジスタ６にセッ
トされる。ここで、フィールド選択信号ＦＳ、 、 Ｆ
Ｓ、あるいはＦＳ で選択されたフィールドでは、３
状態・ぐッ７ア７ ａ ＊ ７ ｂあるいは７ｃを高イ
ンピーダンス状態に切換えるため、外部端子８ａ、８ｂ
＄るいは８ｃから入力されるデータは、累算器レジスタ
６のデータに影響を与えることなくプリロード制御回路
５に入力される。
は、プリロード制御回路５は乗算器回路３の積デニタが
選択され、合計回路４によって累算制御回路１０から出
力されるｒ−夕と加算されて、累算器レジスタ６にセッ
トされる。ここで、フィールド選択信号ＦＳ、 、 Ｆ
Ｓ、あるいはＦＳ で選択されたフィールドでは、３
状態・ぐッ７ア７ ａ ＊ ７ ｂあるいは７ｃを高イ
ンピーダンス状態に切換えるため、外部端子８ａ、８ｂ
＄るいは８ｃから入力されるデータは、累算器レジスタ
６のデータに影響を与えることなくプリロード制御回路
５に入力される。
このような構成においても上記実施例と同様な効果が得
られるのはもちろんである。
られるのはもちろんである。
なお、ここでは３つの７（−ルド制御信号で制御する場
合について説明したがこれ以外の複数のフィールド制御
信号で制御しても良いのは言うまでもない。
合について説明したがこれ以外の複数のフィールド制御
信号で制御しても良いのは言うまでもない。
以上説明したようにこの発明によれば、定数の加減算の
簡略化と高速化とが図れる累算機能を有する乗算器が得
られる。
簡略化と高速化とが図れる累算機能を有する乗算器が得
られる。
第１図はこの発明の一実施例に係わる乗算器を示すプロ
、り図、第２図はこの発明の他の実施例を説明するため
のプロ、り図、第３図は従来の乗算器を説明するだめの
ブロック図である。 ３・・・ディノタル乗算器回路、４・・・合計回路、５
・・・プリロード制御回路、６・・・累算器レジスタ、
７・・３状態バッファ、８・・・外部端子、１０・・・
累算制御回路、ＰＳ・・・プリロード制御信号、Ｆ’Ｓ
・・・フィールド選択信号、ＡＣＣ・・・累算４３号、
Ａ［）Ｄ ／ ＳＵＢ・・・加減信号、Ｘｉｎ・・・乗
数、Ｙｉｎ・・・被乗数。
、り図、第２図はこの発明の他の実施例を説明するため
のプロ、り図、第３図は従来の乗算器を説明するだめの
ブロック図である。 ３・・・ディノタル乗算器回路、４・・・合計回路、５
・・・プリロード制御回路、６・・・累算器レジスタ、
７・・３状態バッファ、８・・・外部端子、１０・・・
累算制御回路、ＰＳ・・・プリロード制御信号、Ｆ’Ｓ
・・・フィールド選択信号、ＡＣＣ・・・累算４３号、
Ａ［）Ｄ ／ ＳＵＢ・・・加減信号、Ｘｉｎ・・・乗
数、Ｙｉｎ・・・被乗数。
Claims (4)
- （１）乗数および被乗数が入力されるディジタル乗算器
回路と、このディジタル乗算器回路による積データが一
つの入力として供給されプリロード制御信号およびフィ
ールド選択信号で制御されるプリロード制御回路と、こ
のプリロード制御回路による選択データが一つの入力と
して供給される合計回路と、この合計回路からの出力デ
ータを受け取る累算器レジスタと、プリロード制御信号
、フィールド選択信号、累算信号および加減信号によっ
て制御され上記累算器レジスタの出力に基づくデータを
上記合計回路の他の入力データとして送出する累算制御
回路と、上記累算器レジスタと外部端子間に設けられ上
記フィールド選択信号の制御により上記累算器レジスタ
を外部端子から分離する３状態バッファとを具備し、上
記累算器レジスタの出力が上記プリロード制御回路の他
の入力として供給されるとともに、上記外部端子からの
入力が上記プリロード制御回路のさらに他の入力として
供給される如く構成したことを特徴とする乗算器。 - （２）前記プリロード制御回路は、前記プリロード制御
信号の第１の状態に応答して前記乗算回路からの入力を
選択し、前記プリロード制御信号の第２の状態および前
記フィールド選択信号の第１の状態に応答して前記外部
端子からの入力を選択し、前記プリロード制御信号の第
２の状態およびフィールド選択信号の第２の状態に応答
して前記累算器レジスタからの入力を選択し、これら選
択したデータを前記合計回路に送出することを特徴とす
る特許請求の範囲第１項記載の乗算器。 - （３）前記累算制御回路は、プリロード制御信号の第１
の状態および累算信号が第１の状態、プリロード制御信
号が第２の状態でフィールド選択信号および累算信号が
第２の状態、プリロード制御信号が第２の状態および累
算信号が第１の状態では前記合計回路への出力が停止さ
れ、プリロード制御信号の第１の状態および累算信号が
第２の状態、プリロード制御信号が第２の状態およびフ
ィールド選択信号が第１の状態で且つ累算信号が第２の
状態のとき、加減信号が第１の状態ならば前記累算器レ
ジスタからの入力データを選択して前記合計回路へ送出
し、加減信号が第２の状態ならば前記累算器レジスタか
らの入力データの２の補数を前記合計回路に供給する如
く構成したことを特徴とする特許請求の範囲第１項記載
の乗算器。 - （４）前記３状態バッファは、フィールド選択信号の第
１の状態に応答して高インピーダンス状態となり前記累
算器レジスタと前記外部端子とを分離し、フィールド選
択信号の第２の状態に応答して低インピーダンス状態と
なって前記累算器レジスタと前記外部端子とを接続する
如く構成したことを特徴とする特許請求の範囲第１項記
載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244034A JPS61121130A (ja) | 1984-11-19 | 1984-11-19 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244034A JPS61121130A (ja) | 1984-11-19 | 1984-11-19 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121130A true JPS61121130A (ja) | 1986-06-09 |
Family
ID=17112722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59244034A Pending JPS61121130A (ja) | 1984-11-19 | 1984-11-19 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0316036A2 (en) * | 1987-11-09 | 1989-05-17 | Lsi Logic Corporation | Digital multiplier circuit and a digital multiplier-accumulator circuit which preloads and accumulates subresults |
-
1984
- 1984-11-19 JP JP59244034A patent/JPS61121130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0316036A2 (en) * | 1987-11-09 | 1989-05-17 | Lsi Logic Corporation | Digital multiplier circuit and a digital multiplier-accumulator circuit which preloads and accumulates subresults |
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