JPS61156433A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS61156433A JPS61156433A JP59276259A JP27625984A JPS61156433A JP S61156433 A JPS61156433 A JP S61156433A JP 59276259 A JP59276259 A JP 59276259A JP 27625984 A JP27625984 A JP 27625984A JP S61156433 A JPS61156433 A JP S61156433A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、並列乗算器に関するもので、特に繰り返し
性が重視され設計の効率化が要求される大規模（例えば
１６ビット×１６ビット以上）の高速な乗算器に使用さ
れるものである。
性が重視され設計の効率化が要求される大規模（例えば
１６ビット×１６ビット以上）の高速な乗算器に使用さ
れるものである。
従来、乗算器の高速化の手段として多くの方式が提案さ
れており、例えば［日経エレクトロニクスｊ （１９７
８，５，２９Ｆ７６〜８９）や「コンピュータの高速演
算方式」（昭和５５年９月１日 近代科学社Ｐ１２９〜
２１３）等に詳しく述べられている。
れており、例えば［日経エレクトロニクスｊ （１９７
８，５，２９Ｆ７６〜８９）や「コンピュータの高速演
算方式」（昭和５５年９月１日 近代科学社Ｐ１２９〜
２１３）等に詳しく述べられている。
ところで、多くの乗算方式の中でも、ノ・−ドウエア量
および県積回路化の容易性、動作速度等の見地から優れ
た方式として、変形２次のブース（Ｂｏｏｔｈ ）のア
ルゴリズムに基づく乗算方式がある。この方式について
は、上述した文献に紹介されており、その基本セルの提
案も特許出願公告 昭和５７−２８１２９号で行なわれ
ている。しかし、部分積の最終加ｎ器、特に下位の積を
生成する具体的な構成については開示されていない。
および県積回路化の容易性、動作速度等の見地から優れ
た方式として、変形２次のブース（Ｂｏｏｔｈ ）のア
ルゴリズムに基づく乗算方式がある。この方式について
は、上述した文献に紹介されており、その基本セルの提
案も特許出願公告 昭和５７−２８１２９号で行なわれ
ている。しかし、部分積の最終加ｎ器、特に下位の積を
生成する具体的な構成については開示されていない。
今、符号ビットを最上位ビットとするｎヒツト×ｎビッ
トの変形２次のブースのアルゴリズムに基づく並列乗算
器をとりあげると、一般的には２ｎ−１ビットの部分積
最終加算器（構成によっては２ｎ−２ヒツトの加算器で
も済ませ得る）が必要であり、この加算器は２ｎ−１ヒ
ントの積の下位ｎ−２ビットの最終加算器と、上記ｎ
−１−１ヒツトの上位加算器に分けて考えることができ
る。この様子を第３図に示す。図において、１は基本セ
ルアレ一部、２はｎ＋１ビットの上位最終加算器、３は
ｎ−２ビットの下位最終加算器、４はｎ−２ビットの下
位最終加算器にお（する最上位の桁上げ信号、５はｎビ
ットの乗算入力、６はブースのエンコーダ、７はｎビッ
トの被乗数入力、８は被乗数ドライバ、９はｎ−２ビッ
トの下位積、１０はｎ＋１ビットの上位積である。
トの変形２次のブースのアルゴリズムに基づく並列乗算
器をとりあげると、一般的には２ｎ−１ビットの部分積
最終加算器（構成によっては２ｎ−２ヒツトの加算器で
も済ませ得る）が必要であり、この加算器は２ｎ−１ヒ
ントの積の下位ｎ−２ビットの最終加算器と、上記ｎ
−１−１ヒツトの上位加算器に分けて考えることができ
る。この様子を第３図に示す。図において、１は基本セ
ルアレ一部、２はｎ＋１ビットの上位最終加算器、３は
ｎ−２ビットの下位最終加算器、４はｎ−２ビットの下
位最終加算器にお（する最上位の桁上げ信号、５はｎビ
ットの乗算入力、６はブースのエンコーダ、７はｎビッ
トの被乗数入力、８は被乗数ドライバ、９はｎ−２ビッ
トの下位積、１０はｎ＋１ビットの上位積である。
上記基本セルアレ一部１の最悪の遅延は、このアレ一部
１を構成するセル列の段数で一意的に決まり、基本セル
１個の遅延をΔｔ、セル列の段数をＮとすると、「Δｔ
−ＮＪで与えられる。
１を構成するセル列の段数で一意的に決まり、基本セル
１個の遅延をΔｔ、セル列の段数をＮとすると、「Δｔ
−ＮＪで与えられる。
上記上位最終加算器２には、通常ＣＬ人加算器やキャリ
ー・セレクト加算器等の高速加算器が用いられる。また
、下位最終加算器３には、最上位の桁上げ信号４を基本
セルアレ一部１の遅延時間（Δｔ−Ｎ）と同等かあるい
はそれ以下で上位最終加算器２に出力することが要求さ
れる０ここで、もし最上位の桁上げ信号４が基本セルア
レ一部１の遅延時間より大きければ、このアレ一部１の
フル・スピードを引き出せなくなり、下位最終加算器３
が乗算器のクリティカル・パスとなる。
ー・セレクト加算器等の高速加算器が用いられる。また
、下位最終加算器３には、最上位の桁上げ信号４を基本
セルアレ一部１の遅延時間（Δｔ−Ｎ）と同等かあるい
はそれ以下で上位最終加算器２に出力することが要求さ
れる０ここで、もし最上位の桁上げ信号４が基本セルア
レ一部１の遅延時間より大きければ、このアレ一部１の
フル・スピードを引き出せなくなり、下位最終加算器３
が乗算器のクリティカル・パスとなる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、基本セルアレ一部のスピード
を律速することなくフル・スピードを引き出すことがで
きる並列乗算器を提供することである。
その目的とするところは、基本セルアレ一部のスピード
を律速することなくフル・スピードを引き出すことがで
きる並列乗算器を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、順次部分子Ｘｔ足し込んで行く各基本セル列に
おける最下位ビット２個の基本セルの和出力、１個のキ
ャリー出力、乗数のブース（Ｄｘンコーダ出力、および
前段の２ビットのＣＬＡ（キャリー・ルックアヘッド）
加算器からのキャリー信号を入力とする２ビットのＣＬ
Ａ 加算器を、各基本セル列の最下位ビット部に設け
、この２ビットのＣＬＡ 加算器を直列接続することに
より、基本セルをマトリックス状に並べて構成した部分
積足し込み部の最長信号伝播経路の遅延と同等の速度で
最終積の下位積を生成するようにしている０ 〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する０第２図は、変形２次のブースのアルゴリズムに基
づく乗算器の下位積生成部のみを抽出して示している。
ために、順次部分子Ｘｔ足し込んで行く各基本セル列に
おける最下位ビット２個の基本セルの和出力、１個のキ
ャリー出力、乗数のブース（Ｄｘンコーダ出力、および
前段の２ビットのＣＬＡ（キャリー・ルックアヘッド）
加算器からのキャリー信号を入力とする２ビットのＣＬ
Ａ 加算器を、各基本セル列の最下位ビット部に設け
、この２ビットのＣＬＡ 加算器を直列接続することに
より、基本セルをマトリックス状に並べて構成した部分
積足し込み部の最長信号伝播経路の遅延と同等の速度で
最終積の下位積を生成するようにしている０ 〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する０第２図は、変形２次のブースのアルゴリズムに基
づく乗算器の下位積生成部のみを抽出して示している。
１１は基本セルで、前段のセル列の対応する基本セルか
らの和出力（Ｓ）、キャリー出力（Ｃ）、および図示し
ないが該セルに足し込まれるべき被乗数Ｘの２ Ｘ。
らの和出力（Ｓ）、キャリー出力（Ｃ）、および図示し
ないが該セルに足し込まれるべき被乗数Ｘの２ Ｘ。
−２ｘ、ｘ、−ｘ、ｏのいずれか一つの該ビットに対応
するビットデータをそれぞれ入力とする全加算器で構成
されているｏ１２は２ビットのキャリー・ルックアヘッ
ド加算器、１３は前段の２ピツトキヤリー・ルックアヘ
ッド加算器のキャリー出力信号、１４は該セル列の基本
セルに共通に入力されている乗数Ｙのブースのエンコー
ダ出力の一信号で、該セル列で足し込まれるべき被乗数
Ｘに基づくデータが、２の補数（−Ｘまたは一２Ｘ）で
ある事を示す信号である。また、１５は該セル列の最下
位桁の基本セル（ｊ、０）の和出力で、１６は同じく基
本セル（ｊ、０）のキャリー出力、１７は基本セル（ｊ
、ｏ）の１ピント上位の桁の基本セル（ｊ、１）の和出
力である０ここで、キャリー出力信号１３１乗数Ｙのブ
ースのエンコーダ出力の一信号１４、および基本セル（
ｊ、０）の和出力１５がそれぞれ２ビットのキャリー・
ルックアヘッド加算器１２の下位桁の入力、基本セル（
ｊ、ｏ）のキャリー出力１６と基本セル（ｊ、１）の和
出力１７とが上位桁の入力である。１ 、ｇは該２ビッ
トのキャリー・ルックアヘッド加算器１２のキャリー出
力、１９は２ビットの和出力の内のＬ８Ｂ の和出力、
２０はＭ２Ｒの和出力である。上記各和出力１９．２０
が対応する下位積ＰＬ、Ｐト１となる。２ビットのキャ
リー・ルックアヘッド加算器１２のキャリー出力１８は
、同様に構成された次段の２ビットのキャリー・ルック
アヘッド加算器のキャリー入力端子へ直列に入力される
０ この構成は、第１図から明らかなように、基本セルのセ
ル列と２ビットのキャリー・ルックアヘッド加算器とを
単位とし、これを複数段直列に接続する極めて繰り返し
性の高い乗算器となっている。
するビットデータをそれぞれ入力とする全加算器で構成
されているｏ１２は２ビットのキャリー・ルックアヘッ
ド加算器、１３は前段の２ピツトキヤリー・ルックアヘ
ッド加算器のキャリー出力信号、１４は該セル列の基本
セルに共通に入力されている乗数Ｙのブースのエンコー
ダ出力の一信号で、該セル列で足し込まれるべき被乗数
Ｘに基づくデータが、２の補数（−Ｘまたは一２Ｘ）で
ある事を示す信号である。また、１５は該セル列の最下
位桁の基本セル（ｊ、０）の和出力で、１６は同じく基
本セル（ｊ、０）のキャリー出力、１７は基本セル（ｊ
、ｏ）の１ピント上位の桁の基本セル（ｊ、１）の和出
力である０ここで、キャリー出力信号１３１乗数Ｙのブ
ースのエンコーダ出力の一信号１４、および基本セル（
ｊ、０）の和出力１５がそれぞれ２ビットのキャリー・
ルックアヘッド加算器１２の下位桁の入力、基本セル（
ｊ、ｏ）のキャリー出力１６と基本セル（ｊ、１）の和
出力１７とが上位桁の入力である。１ 、ｇは該２ビッ
トのキャリー・ルックアヘッド加算器１２のキャリー出
力、１９は２ビットの和出力の内のＬ８Ｂ の和出力、
２０はＭ２Ｒの和出力である。上記各和出力１９．２０
が対応する下位積ＰＬ、Ｐト１となる。２ビットのキャ
リー・ルックアヘッド加算器１２のキャリー出力１８は
、同様に構成された次段の２ビットのキャリー・ルック
アヘッド加算器のキャリー入力端子へ直列に入力される
０ この構成は、第１図から明らかなように、基本セルのセ
ル列と２ビットのキャリー・ルックアヘッド加算器とを
単位とし、これを複数段直列に接続する極めて繰り返し
性の高い乗算器となっている。
今、基本セル１１の信号遅延時間をΔｔａ、２ビットの
キャリー・ルックアヘッド加算器１２のキャリー出力の
遅延時間をΔｔｂ とし、４列のセル列に前段のセル
列から和出力Ｓとキャリー信号Ｃが入力された時刻を「
ｔ＝ＯＪとすると、Δｔａ 時間後に４列のセル列の
和出力Ｓとキャリー信号Ｃとが出力され、「Δｔａ＋Δ
ｔｂ」時間後にキャリー・ルックアヘッド加算器（ＣＬ
Ａ（ｊ＋１））１２のキャリー出力１８が確定する。一
方、基本セル（ｊ＋１．０）。
キャリー・ルックアヘッド加算器１２のキャリー出力の
遅延時間をΔｔｂ とし、４列のセル列に前段のセル
列から和出力Ｓとキャリー信号Ｃが入力された時刻を「
ｔ＝ＯＪとすると、Δｔａ 時間後に４列のセル列の
和出力Ｓとキャリー信号Ｃとが出力され、「Δｔａ＋Δ
ｔｂ」時間後にキャリー・ルックアヘッド加算器（ＣＬ
Ａ（ｊ＋１））１２のキャリー出力１８が確定する。一
方、基本セル（ｊ＋１．０）。
（Ｊ＋１ 、１ ）の和出力Ｓ、キャリー信号Ｃは［ｔ
＝２ΔｔａＪに出力され、キャリー・ルックアヘッド加
算器（ＣＬＡ（ｊ＋２））に供給される。
＝２ΔｔａＪに出力され、キャリー・ルックアヘッド加
算器（ＣＬＡ（ｊ＋２））に供給される。
ここで、キャリー・ルックアヘッド加算器の遅延時間Δ
ｔｂ が「Δｔｂ＞ΔｔａＪ であると、基本セル
（ｊ＋１．０）、（ｊ＋１．１）の和出力Ｓおよびキャ
リー信号Ｃは、ＣＬＡ（ｊ＋１）のキャリー出力に律速
されてしまう。従って、［Δｔａ＝ΔｔｂＪでなければ
ならない。なお、［Δｔａ＞Δｔｂ Ｊである必要はな
い。なぜなら、たとえＣＬＡ の動作を基本セルの動作
速度より速くしたとしても、基本セルのマトリックス部
におけるワースト・ケースの遅延は、セル列の段数をＮ
とすればＮ・Δｔａ であり、この本質的な゛遅延を
改善する事はできないからである。
ｔｂ が「Δｔｂ＞ΔｔａＪ であると、基本セル
（ｊ＋１．０）、（ｊ＋１．１）の和出力Ｓおよびキャ
リー信号Ｃは、ＣＬＡ（ｊ＋１）のキャリー出力に律速
されてしまう。従って、［Δｔａ＝ΔｔｂＪでなければ
ならない。なお、［Δｔａ＞Δｔｂ Ｊである必要はな
い。なぜなら、たとえＣＬＡ の動作を基本セルの動作
速度より速くしたとしても、基本セルのマトリックス部
におけるワースト・ケースの遅延は、セル列の段数をＮ
とすればＮ・Δｔａ であり、この本質的な゛遅延を
改善する事はできないからである。
第２図は、前記第１図におけるキャリー・ルックアヘッ
ド加算器１２の回路構成例を示している。第２図におい
て、前記第１図と対応する部分には同じ符号を付す。乗
数Ｙのブースのエンコーダ出力の一信号１４および基本
セル（ｊ。
ド加算器１２の回路構成例を示している。第２図におい
て、前記第１図と対応する部分には同じ符号を付す。乗
数Ｙのブースのエンコーダ出力の一信号１４および基本
セル（ｊ。
０）の和出力１５はそれぞれ、ノアゲート２ノおよびナ
ントゲート２２の２つの入力端に供給される。また、基
本セル（ｊ、ｏ）のキャリー出力１６および基本セル（
ｊ、１）の和出力１７はそれぞれ、ノアゲート２３およ
びナントゲート２４の２つの入力端に供給される０−上
記ノアゲート２１の出力は、ノアゲート２５．エクスク
ルーシブオ′ｆゲート２６、およびオアゲート２７の各
一方の入力端に供給される０上記ナントゲート２２の出
力は、ノアゲート２８の一方の入力端、上記エクスクル
−シブオアゲート２６の他方の入力端、およびカントゲ
ート２９の一方の入力端にそれぞれ供給される０また、
上記ノアゲート２３の出力は、上記ノアゲート２５．２
８の他方の入力端、およびエクスクル−シブオアゲート
３０の一方の入力端にそれぞれ供給される。上記ナント
ゲート２４の出力は、インバータ３ノを介して、ノアゲ
ート３２の一方の入力端および上記エクスクル−シブオ
アゲート３０の他方の入力端にそれぞれ供給される。上
記ノアゲート２５の出力は、一方の入力端にキャリー出
力信号１３が供給されるカントゲート３３の他方の入力
端に供給され、このナントゲート３３の出力がナントゲ
ート３４の一方の入力端に供給される０上記ノアゲ−ト
２８の出力は、ノアゲート３２の他方の入力端に供給さ
れ、このノアゲート３２の出力が上記カントゲート３４
の他方の入力端に供給される。そして、このナントゲー
ト３４の出力端からキャリー出力１８を得る。さらに、
前段からのキャリー出力信号１３は、インバータ３５を
介して、エクスクル−シブノアゲート３６の一方の入力
端、および上記オアゲート２７の他方の入力端にそれぞ
れ供給される。上記エクスクル−７プノアゲート３６の
他方の入力端には、上記エクスクル−シブオアゲート２
６の出力が供給され、このゲート３６からＬ８Ｂ の和
出力１９を得る。上記オアゲート２７の出力は、上記ナ
ントゲート２９の他方の入力端に供給され、このカント
ゲート２９の出力が上記エクスクル−シブオアゲート３
０の出力とともに、エクスクル−シブオアゲート３７の
２つの入力端に供給される。そして、このエクスクル−
シブオアゲート３７の出力端からＭＳＢ の和出力２
０を得るようにして成る。
ントゲート２２の２つの入力端に供給される。また、基
本セル（ｊ、ｏ）のキャリー出力１６および基本セル（
ｊ、１）の和出力１７はそれぞれ、ノアゲート２３およ
びナントゲート２４の２つの入力端に供給される０−上
記ノアゲート２１の出力は、ノアゲート２５．エクスク
ルーシブオ′ｆゲート２６、およびオアゲート２７の各
一方の入力端に供給される０上記ナントゲート２２の出
力は、ノアゲート２８の一方の入力端、上記エクスクル
−シブオアゲート２６の他方の入力端、およびカントゲ
ート２９の一方の入力端にそれぞれ供給される０また、
上記ノアゲート２３の出力は、上記ノアゲート２５．２
８の他方の入力端、およびエクスクル−シブオアゲート
３０の一方の入力端にそれぞれ供給される。上記ナント
ゲート２４の出力は、インバータ３ノを介して、ノアゲ
ート３２の一方の入力端および上記エクスクル−シブオ
アゲート３０の他方の入力端にそれぞれ供給される。上
記ノアゲート２５の出力は、一方の入力端にキャリー出
力信号１３が供給されるカントゲート３３の他方の入力
端に供給され、このナントゲート３３の出力がナントゲ
ート３４の一方の入力端に供給される０上記ノアゲ−ト
２８の出力は、ノアゲート３２の他方の入力端に供給さ
れ、このノアゲート３２の出力が上記カントゲート３４
の他方の入力端に供給される。そして、このナントゲー
ト３４の出力端からキャリー出力１８を得る。さらに、
前段からのキャリー出力信号１３は、インバータ３５を
介して、エクスクル−シブノアゲート３６の一方の入力
端、および上記オアゲート２７の他方の入力端にそれぞ
れ供給される。上記エクスクル−７プノアゲート３６の
他方の入力端には、上記エクスクル−シブオアゲート２
６の出力が供給され、このゲート３６からＬ８Ｂ の和
出力１９を得る。上記オアゲート２７の出力は、上記ナ
ントゲート２９の他方の入力端に供給され、このカント
ゲート２９の出力が上記エクスクル−シブオアゲート３
０の出力とともに、エクスクル−シブオアゲート３７の
２つの入力端に供給される。そして、このエクスクル−
シブオアゲート３７の出力端からＭＳＢ の和出力２
０を得るようにして成る。
このような構成によれば、キャリー信号の生成はゲート
４段分の遅延で済み、基本セルにおける全加算器部の遅
延は、一般的にエクスクル−シブオアゲートを２段要す
るために、［ΔｔａさΔｔｂｊの関係を容易に実現でき
ることは明らかであ′る。
４段分の遅延で済み、基本セルにおける全加算器部の遅
延は、一般的にエクスクル−シブオアゲートを２段要す
るために、［ΔｔａさΔｔｂｊの関係を容易に実現でき
ることは明らかであ′る。
ナオ、上記２ビットのキャリー・ルックアヘッド加算器
の構成は、上記第２図に限定されるものではなく、種々
変形して実施可能なのはもちろんである。また、上記実
施例では、入力および出力を負論理として説明したが、
正論理でも実現可能であるのは明白であり、ＭＯＳ
）ランジスタあるいはバイポーラトランジスタで上記２
ヒツトのキャリー・ルックアヘッド加算器を構成する際
、ＭＯ８あるいはバイポーラトランジスタ特有の回路方
式に変更され得ることも回路技術者にとっては容易なこ
とである。
の構成は、上記第２図に限定されるものではなく、種々
変形して実施可能なのはもちろんである。また、上記実
施例では、入力および出力を負論理として説明したが、
正論理でも実現可能であるのは明白であり、ＭＯＳ
）ランジスタあるいはバイポーラトランジスタで上記２
ヒツトのキャリー・ルックアヘッド加算器を構成する際
、ＭＯ８あるいはバイポーラトランジスタ特有の回路方
式に変更され得ることも回路技術者にとっては容易なこ
とである。
以上説明したようにこの発明によれば、基本セル自体の
遅延と同一程度の遅延を２ビットのキャリー・ルックア
ヘッド加算器で実現できるため、基本セルアレ一部のス
ピードを律速することなくフル・スピードを引き出すこ
とができる並列乗算器が得られる。
遅延と同一程度の遅延を２ビットのキャリー・ルックア
ヘッド加算器で実現できるため、基本セルアレ一部のス
ピードを律速することなくフル・スピードを引き出すこ
とができる並列乗算器が得られる。
また、変形２次のブースのアルゴリズムに基づく乗算器
の下位積生成部に２ビットのキャリー・ルックアヘッド
加算器を用いたので、基本セル配列部以外の上記下位積
生成部も繰り返し性の極めて高い構造とすることが可能
となり、２ビットのキャリー・ルックアヘッド加算器自
体、より多ビットのキャリー・ルックアヘッド加算器お
よび他の高速加算器に比較して、ハードウェア量、ファ
ン・イン数およびファン・アウト数も少なく集積回路化
に好適である。
の下位積生成部に２ビットのキャリー・ルックアヘッド
加算器を用いたので、基本セル配列部以外の上記下位積
生成部も繰り返し性の極めて高い構造とすることが可能
となり、２ビットのキャリー・ルックアヘッド加算器自
体、より多ビットのキャリー・ルックアヘッド加算器お
よび他の高速加算器に比較して、ハードウェア量、ファ
ン・イン数およびファン・アウト数も少なく集積回路化
に好適である。
第１図はこの発明の一実施例に係わる並列乗算器を説明
するための図、第２図は上記第１図における２ビットの
キャリー・ルックアヘッド加算器の構成例を示す図、第
３図は従来の並列乗算器を説明するための図である。 １１・・・基本セル、１２・・・２ビットのキャリー・
ルックアヘッド加算器、１３・・・前段の２ビットのキ
ャリー・ルックアヘッド加算器のキャリー・出力信号、
１４・・・乗数Ｙのブースのエンコーダ出力の一信号、
１５・・・最下位桁の基本セルの和出力、１６・・・基
本セルのキャリー出カ、１７・・・１ビット上位の桁の
基本セルの和出力、１８・・・２ビットのキャリー・ル
ックアヘッド加算器のキャリー出力、１９・・・２ビッ
トの和出力の内のＬ８Ｂ の和出力、２ｏ・・・ＭＳ
Ｂ の和出力。 出願人代理人 弁理士 鈴 江 武 彦第３図 手続補正書 １ゎ６９・２・會０８ 帽神長官 志賀 学 殿 ■、事件の表示 特願昭５９−２了６２５９ 号 ２、発明の名称 並列乗算器 ３、補正をする者 事件との関係 特許出願人 ３ｍ 株式会社 東 芝 ４、代理人 手続補正書 昭和 ら０．５１２１日 特許庁長官 志 賀 学 殿１、事件の表示 特願昭５９−２７６２５９号 ２゜発明の名称 並列乗算器 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 ５、自発間圧 ７、間圧の内容 ＋１） 明細書の第６頁第５行目に、「第２図は、」
とあるな、「第１図は、」と訂正する。 （２） 図面の第１図を別紙図面に示す通り訂正する
。
するための図、第２図は上記第１図における２ビットの
キャリー・ルックアヘッド加算器の構成例を示す図、第
３図は従来の並列乗算器を説明するための図である。 １１・・・基本セル、１２・・・２ビットのキャリー・
ルックアヘッド加算器、１３・・・前段の２ビットのキ
ャリー・ルックアヘッド加算器のキャリー・出力信号、
１４・・・乗数Ｙのブースのエンコーダ出力の一信号、
１５・・・最下位桁の基本セルの和出力、１６・・・基
本セルのキャリー出カ、１７・・・１ビット上位の桁の
基本セルの和出力、１８・・・２ビットのキャリー・ル
ックアヘッド加算器のキャリー出力、１９・・・２ビッ
トの和出力の内のＬ８Ｂ の和出力、２ｏ・・・ＭＳ
Ｂ の和出力。 出願人代理人 弁理士 鈴 江 武 彦第３図 手続補正書 １ゎ６９・２・會０８ 帽神長官 志賀 学 殿 ■、事件の表示 特願昭５９−２了６２５９ 号 ２、発明の名称 並列乗算器 ３、補正をする者 事件との関係 特許出願人 ３ｍ 株式会社 東 芝 ４、代理人 手続補正書 昭和 ら０．５１２１日 特許庁長官 志 賀 学 殿１、事件の表示 特願昭５９−２７６２５９号 ２゜発明の名称 並列乗算器 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 ５、自発間圧 ７、間圧の内容 ＋１） 明細書の第６頁第５行目に、「第２図は、」
とあるな、「第１図は、」と訂正する。 （２） 図面の第１図を別紙図面に示す通り訂正する
。
Claims (2)
- （１）全加算器を含む回路を基本セルとして、この基本
セルを乗数および被乗数のビット数に基づきアレイ状に
配置して成る乗算器において、順次部分積を足し込んで
行く各基本セル列における最下位の基本セルの和出力、
乗数のブースのエンコーダ出力のうち前記基本セル列に
共通に入力されている被乗数の補数制御信号、および前
段の２ビットのキャリー・ルックアヘッド加算器の桁上
げ信号をそれぞれ下位桁目の加算入力とし、前記セル列
の下位から二番目の基本セルの和出力および前記最下位
セルのキャリー出力をそれぞれ上位桁の加算入力とする
２ビットのキャリー・ルックアヘッド加算器を設けたこ
とを特徴とする並列乗算器。 - （２）前記２ビットのキャリー・ルックアヘッド加算器
と前記基本セル列から成る段を繰り返して複数段直列接
続し、前記２ビットのキャリー・ルックアヘッド加算器
のキャリーは、次段のキャリー・ルックアヘッド加算器
のキャリー入力端へ直列に与えて下位積を得ることを特
徴とする特許請求の範囲第１項記載の並列乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276259A JPS61156433A (ja) | 1984-12-28 | 1984-12-28 | 並列乗算器 |
| DE19853545433 DE3545433A1 (de) | 1984-12-28 | 1985-12-20 | Parallelmultiplizierschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276259A JPS61156433A (ja) | 1984-12-28 | 1984-12-28 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156433A true JPS61156433A (ja) | 1986-07-16 |
| JPH0418336B2 JPH0418336B2 (ja) | 1992-03-27 |
Family
ID=17566932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276259A Granted JPS61156433A (ja) | 1984-12-28 | 1984-12-28 | 並列乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61156433A (ja) |
| DE (1) | DE3545433A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01230127A (ja) * | 1987-11-09 | 1989-09-13 | Lsi Logic Corp | デジタル乗算器回路及びデジタル乗算器一累算器回路 |
| US5638313A (en) * | 1995-01-30 | 1997-06-10 | Cirrus Logic, Inc. | Booth multiplier with high speed output circuitry |
| US5734601A (en) * | 1995-01-30 | 1998-03-31 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
Families Citing this family (3)
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1984
- 1984-12-28 JP JP59276259A patent/JPS61156433A/ja active Granted
-
1985
- 1985-12-20 DE DE19853545433 patent/DE3545433A1/de active Granted
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| US6393454B1 (en) | 1995-01-30 | 2002-05-21 | Cirrus Logic, Inc. | Booth multiplier with low power, high performance input circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3545433A1 (de) | 1986-07-03 |
| JPH0418336B2 (ja) | 1992-03-27 |
| DE3545433C2 (ja) | 1992-10-01 |
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