JPS58200344A - 加算器 - Google Patents
加算器Info
- Publication number
- JPS58200344A JPS58200344A JP58042494A JP4249483A JPS58200344A JP S58200344 A JPS58200344 A JP S58200344A JP 58042494 A JP58042494 A JP 58042494A JP 4249483 A JP4249483 A JP 4249483A JP S58200344 A JPS58200344 A JP S58200344A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- bundle
- full
- subfunction
- inputs
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
- G06F7/5312—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products using carry save adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/502—Half adders; Full adders consisting of two cascaded half adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ本発明の背景〕
本発明は２つの入力信号を受取り部分和および部分キャ
リ（桁上げ）を生成する２つの２進半加算器ステージか
ら成る２進全加算器ステージおよびそれらの構成に係る
。
リ（桁上げ）を生成する２つの２進半加算器ステージか
ら成る２進全加算器ステージおよびそれらの構成に係る
。
２進全加算器ステージは２つの半加算器ステージから成
り、各々の半加算器は２つの入力を受取り、排他的ＯＲ
動作を実行して部分和を生成し、かつＡＮＤ動作を実行
して部分キャリを生成することは広く知られている。各
々の半加算器ステージで特別な排他的ＯＲのネットワー
クを用いて全加算器ステージが２論理遅延で実行可能で
あることが米国特許第３０７４６３９号で示唆されてい
る。しかしながら、そのような特別な目的の排他的ＯＲ
回路は加算器の動作を実行するのに使用されている回路
グループでは常に使用可能ではなく、かつ半加算器の動
作を実行する標準論理ブロックよりも一般に動作が遅い
。更に、カスタム設計のＬＳＩチップは高価であり、正
当化される高度の使用が要求される。
り、各々の半加算器は２つの入力を受取り、排他的ＯＲ
動作を実行して部分和を生成し、かつＡＮＤ動作を実行
して部分キャリを生成することは広く知られている。各
々の半加算器ステージで特別な排他的ＯＲのネットワー
クを用いて全加算器ステージが２論理遅延で実行可能で
あることが米国特許第３０７４６３９号で示唆されてい
る。しかしながら、そのような特別な目的の排他的ＯＲ
回路は加算器の動作を実行するのに使用されている回路
グループでは常に使用可能ではなく、かつ半加算器の動
作を実行する標準論理ブロックよりも一般に動作が遅い
。更に、カスタム設計のＬＳＩチップは高価であり、正
当化される高度の使用が要求される。
バンドリングは論理回路を節減する論理設計方法である
。この方法は１９６９年８月発行のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔ
ｉｎの６８２頁記載の論文” Ｄｅｃｉｍａｌ Ａｄ
ｄｅｒＣａｒｒｙ Ｃ１ｒｃｕｉｔｓ”で明示されて
いるように加算器で使用されている。
。この方法は１９６９年８月発行のＩＢＭ Ｔｅｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔ
ｉｎの６８２頁記載の論文” Ｄｅｃｉｍａｌ Ａｄ
ｄｅｒＣａｒｒｙ Ｃ１ｒｃｕｉｔｓ”で明示されて
いるように加算器で使用されている。
本発明に従って、バンドリングは全加算器ステージの両
方の半加算器ステージで使用され、４つの標準論理ブロ
ックのみを用いて２論理遅延で全加算器の関数を生成す
る。両方の半加算器ステージの和出力は２つの副関数信
号の束として出力される。これらの半加算器ステージの
各々の和出力の劃−数信号の１つは全加算器のキャリ信
号を生成するのに共用される。通常、全加算器ステージ
の和およびキャリ出力の１つは真数であり、他の１つは
補数である。これに適応するため、半加算器ステージは
少なくとも２つの形式で応答し、多様な入カフニーズの
組合せから同じ俳号を生成しなげればならない。
方の半加算器ステージで使用され、４つの標準論理ブロ
ックのみを用いて２論理遅延で全加算器の関数を生成す
る。両方の半加算器ステージの和出力は２つの副関数信
号の束として出力される。これらの半加算器ステージの
各々の和出力の劃−数信号の１つは全加算器のキャリ信
号を生成するのに共用される。通常、全加算器ステージ
の和およびキャリ出力の１つは真数であり、他の１つは
補数である。これに適応するため、半加算器ステージは
少なくとも２つの形式で応答し、多様な入カフニーズの
組合せから同じ俳号を生成しなげればならない。
本発明によって、加算器に新しい全加算器ステージが与
えられる。
えられる。
また、本発明によって、、最小限の論理遅延および論理
ブロックを有する全加算器ステージが与えられる。
ブロックを有する全加算器ステージが与えられる。
更に、本発明によって、全加算器ステージのキャリ出力
を生成するのに共用される相出力の束を有する半加算器
ステージが与えられる。
を生成するのに共用される相出力の束を有する半加算器
ステージが与えられる。
（３）
〔詳細説明〕
第１図および第２図で、複数入力のＯＲゲート１０はそ
れぞれ、真および補数（ＯＲおよびＮ０Ｒ）の出力１２
および１４を有する。これらのＯＲゲート１０の出力は
ＡＮＤ（コレクタ）結合１６を経てエミッタ・フォロワ
１日に供給され、真数の入力の積および補数の入力の積
を生成する。
れぞれ、真および補数（ＯＲおよびＮ０Ｒ）の出力１２
および１４を有する。これらのＯＲゲート１０の出力は
ＡＮＤ（コレクタ）結合１６を経てエミッタ・フォロワ
１日に供給され、真数の入力の積および補数の入力の積
を生成する。
入力信号のフェーズの相違に適応するように第１図と第
２図のコレクタ結合は異なる。従って、一方の入力信号
はどちらも真数であるが、他方の入力信号は真数と補数
であるという事実とは無関係に両方の回路から同じ出力
が得られる。
２図のコレクタ結合は異なる。従って、一方の入力信号
はどちらも真数であるが、他方の入力信号は真数と補数
であるという事実とは無関係に両方の回路から同じ出力
が得られる。
ここで使用されている回路は電流切替エミッタ・フォロ
ワ（Ｃ８ＥＦ）である。Ｃ３ＥＦ回路は広く知られてい
る。第１図および第２図に示された論理機能を実行する
Ｃ’ＳＥＰ回路の例はそれぞれ第１４図および第１６図
に示されている。ここではＣ３ＥＦ回路が使用されてい
るが、トランジスタ・トランジスタ・ロジック（ＴＴＬ
）のよう（４） な他の回路を使用して本発明の利点を得ることも可能で
ある。
ワ（Ｃ８ＥＦ）である。Ｃ３ＥＦ回路は広く知られてい
る。第１図および第２図に示された論理機能を実行する
Ｃ’ＳＥＰ回路の例はそれぞれ第１４図および第１６図
に示されている。ここではＣ３ＥＦ回路が使用されてい
るが、トランジスタ・トランジスタ・ロジック（ＴＴＬ
）のよう（４） な他の回路を使用して本発明の利点を得ることも可能で
ある。
集積回路における共通回路はセンド回路と呼ばれている
。センド回路は入力のＯＲ動作を論理的に実行するチッ
プ・ドライバ回路である。第３図に示すように、センド
回路２０はＮＡＮＤ回路２１と論理的に結合され、真数
の和および補数の和を生成することができる。
。センド回路は入力のＯＲ動作を論理的に実行するチッ
プ・ドライバ回路である。第３図に示すように、センド
回路２０はＮＡＮＤ回路２１と論理的に結合され、真数
の和および補数の和を生成することができる。
本発′明に従って、第１図乃至第３図の回路は他の回路
とともに、もう１つのそのような部分的加算器ステージ
と結合され、全加算器ステージを構成することができる
。第４．５および６図に示すように、部分和Ｓまたは部
分和の補数「の出力はＯＲの束２２として与えられる。
とともに、もう１つのそのような部分的加算器ステージ
と結合され、全加算器ステージを構成することができる
。第４．５および６図に示すように、部分和Ｓまたは部
分和の補数「の出力はＯＲの束２２として与えられる。
このような半加算器の２つが第７図乃至第１１図に示す
ように結合されると、出力の１つはキャリＣまたはキャ
リの補数でとして使用可能であり、各々の和出力からの
１つの信号出力は全加算器の全キャリの束２４でＣ，Ｏ
ＵＴまたはＣＯＵＴを生成するように共用される。
ように結合されると、出力の１つはキャリＣまたはキャ
リの補数でとして使用可能であり、各々の和出力からの
１つの信号出力は全加算器の全キャリの束２４でＣ，Ｏ
ＵＴまたはＣＯＵＴを生成するように共用される。
加算器ステージの各々は２論理遅延で配列された４論理
ブロツクで構成される。
ブロツクで構成される。
第１２図で、キャリ・セーブ加算器トリーによる４×４
乗数は前記の半加算器および全加算器を使用する。前記
トリーは被乗数および乗数の各々の４ビツトを受取り、
下位４ビツトの積を直接に生成する。高位のキャリおよ
び和のピットは既知のグロパゲート加算器２６で結合さ
れ、高位４ビ −ットの積を生成する。１乗数ビツト
と１被乗数ビットの個々の積を生成するのに追加のゲー
ト動作は不要である。その代り、入力ビット等の適切な
バンドリングによるビット積が暗黙のうちに示され、ａ
、・ｂ、はＯＲ束ら＋町のような補数形式で入力される
。
乗数は前記の半加算器および全加算器を使用する。前記
トリーは被乗数および乗数の各々の４ビツトを受取り、
下位４ビツトの積を直接に生成する。高位のキャリおよ
び和のピットは既知のグロパゲート加算器２６で結合さ
れ、高位４ビ −ットの積を生成する。１乗数ビツト
と１被乗数ビットの個々の積を生成するのに追加のゲー
ト動作は不要である。その代り、入力ビット等の適切な
バンドリングによるビット積が暗黙のうちに示され、ａ
、・ｂ、はＯＲ束ら＋町のような補数形式で入力される
。
第１図乃至第６図は本発明で使用される論理回路を示す
論理図、 第４図乃至第６図は本発明ｄ従って構成された半加算器
を示す論理図、 第７図乃至第１１図は本発明に従って構成され（７） た全加算器または半加算器を示す論理図、第１２図は本
発明に従って構成された半加算器および全加算器を用い
るキャリ・セーブ加算器トリーによる４×４乗数の論理
図、第１３図および第１４図はコレクタ結合された電流
切替エミッタ・フォロワの回路図である。 １０・・・・ＯＲゲート、１２．１４・・・・出力、１
６・、・・・ＡＮＤ結合、１８・曲エミッタ・フォロワ
、２０・・・・センド回路、２１・・・・ＮＡＮＤ回路
、２２．２４・・・・束、２６・団プロパゲート加算器
。 出願人 イソターナショナル・ビジネス・マシーンズ
・コ−Ｓたクタン（８） ｃｏ １ω １の ω
論理図、 第４図乃至第６図は本発明ｄ従って構成された半加算器
を示す論理図、 第７図乃至第１１図は本発明に従って構成され（７） た全加算器または半加算器を示す論理図、第１２図は本
発明に従って構成された半加算器および全加算器を用い
るキャリ・セーブ加算器トリーによる４×４乗数の論理
図、第１３図および第１４図はコレクタ結合された電流
切替エミッタ・フォロワの回路図である。 １０・・・・ＯＲゲート、１２．１４・・・・出力、１
６・、・・・ＡＮＤ結合、１８・曲エミッタ・フォロワ
、２０・・・・センド回路、２１・・・・ＮＡＮＤ回路
、２２．２４・・・・束、２６・団プロパゲート加算器
。 出願人 イソターナショナル・ビジネス・マシーンズ
・コ−Ｓたクタン（８） ｃｏ １ω １の ω
Claims (1)
- 【特許請求の範囲】 和およびキャリ関数を複数の全加算器ステージの各々で
生成する加算器であって、 （ａ） 入力が両方真数または両方補数である場合の
２つの入力の真数についての副関数及び補数についての
副関数よりなる副関数信号の束として部分和を生成する
第１の半加算器手段と、 （ｂ） 入力が両方とも真数ではなく、または両方と
も補数ではない場合の前記２つの入力の真数についての
副関数及び補数についての副関数よりなる副関数信号の
束として部分和を生成する第２の半加算器手段と、 （ｃ）前記第１及び第２の半加算器手段の一方を第１半
加算器ステージとして含み、副関数信号の束として全相
関数を生成し、且つ前記第１及び第２の半加算器手段の
中の前記一方の手段の副関数信号と、前記全相関数の束
の副関数信号とを含む副関数信号の束として全キャリ関
数を生成する全加算器ステージ手段と、 （ｄ） 各全加算器ステージの和およびキャリ出力を
前記副関数信号の束として他の全加算器ステージに転送
する手段と を含むことを特徴とする加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/379,371 US4463439A (en) | 1982-05-17 | 1982-05-17 | Sum and carry outputs with shared subfunctions |
| US379371 | 1982-05-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200344A true JPS58200344A (ja) | 1983-11-21 |
Family
ID=23496962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042494A Pending JPS58200344A (ja) | 1982-05-17 | 1983-03-16 | 加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4463439A (ja) |
| JP (1) | JPS58200344A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896347A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 全加算器 |
| US4743781A (en) * | 1986-07-03 | 1988-05-10 | International Business Machines Corporation | Dotting circuit with inhibit function |
| US5146421A (en) * | 1987-11-24 | 1992-09-08 | Digital Equipment Corporation | High speed parallel multiplier circuit |
| US5159568A (en) * | 1987-11-24 | 1992-10-27 | Digital Equipment Corporation | High speed parallel multiplier circuit |
| US5339447A (en) * | 1989-11-17 | 1994-08-16 | Texas Instruments Incorporated | Ones counting circuit, utilizing a matrix of interconnected half-adders, for counting the number of ones in a binary string of image data |
| AU8841691A (en) * | 1990-10-11 | 1992-05-20 | Rotoflex, Inc. | Rotary shaft sealing device |
| US6687722B1 (en) * | 2000-03-16 | 2004-02-03 | Agere Systems, Inc. | High-speed/low power finite impulse response filter |
| EP1308836A1 (en) * | 2001-10-31 | 2003-05-07 | Motorola, Inc. | Adder tree structure with reduced carry ripple adder stage |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2899133A (en) * | 1959-08-11 | Inputs | ||
| DE1283571B (de) * | 1966-08-18 | 1968-11-21 | Siemens Ag | Volladdierer mit geringer UEbertragslaufzeit |
| JPS5531500B1 (ja) * | 1968-07-03 | 1980-08-19 | ||
| US4369500A (en) * | 1980-10-20 | 1983-01-18 | Motorola Inc. | High speed NXM bit digital, repeated addition type multiplying circuit |
-
1982
- 1982-05-17 US US06/379,371 patent/US4463439A/en not_active Expired - Lifetime
-
1983
- 1983-03-16 JP JP58042494A patent/JPS58200344A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4463439A (en) | 1984-07-31 |
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