JPS62274426A - 座標変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〈産業上の利用分野〉 この発明は座標変換装置に関し、さらに詳細にいえば、
グラフィックディスプレイ装置等において使用される座
標変換装置に関する。

〈従来の技術〉 従来からグラフィックディスプレイ装置においては、図
形を回転させて表示したり、拡大、あるいは縮小して表
示したりすることが一般的に行なわれている。そして、
上記のように、各種の変形処理が施された図形を表示す
るために、基本になる図形データに、変形処理に対応す
るマトリックスを乗算し、乗算結果に暴いて図形表示を
行なうことにより、回転、拡大、縮小等が施された図形
を可視的に表示するようにしている。

ところで、上記の乗算は、例えば３次元の図形であれば
、 のようなマトリックスの乗算を行なうことを意味するの
であり、変換後の座標として、Ｘ座標がａ　１１ｘ　＋
　ａ２１ｙ　＋　ａ３１ｚ　＋　ａ４１、Ｘ座標がａ１
２ｘ＋ａ２２ｙ＋ａ３２ｚ＋ａ４２．２座標がａ　１３
ｘ　＋ａ２３ｙ＋　ａ３３ｚ　＋　ａ４３、Ｗ座標（透
視用の座標）がａ　１４＋　ａ　２４＋　ａ　３４＋ａ
　４４として求められることになる。

第２図は上記の変換座標値を算出するための座標変換装
置の従来例を示す電気回路図であり、上位プロセッサ（
２１）から順次伝送されてくる原座標データをそれぞれ
Ｘレジスタ（２２）、ｙレジスタ（２３）、および２レ
ジスタ（２４）に一時格納し、スタックメモリ（２５）
に格納されている座標変換を行なうためのマトリックス
データ、および上記各レジスタからのデータを、マルチ
プレクサ（２６）（２７）（２８）を介してシリアル入
力・パラレル入力・シリアル出力乗算器（２９）（３０
）　（３１）に供給しているとともに、スタックメモリ
（２５）からのｘ、ｙ、ｚ座標変換用のデータが供給さ
れるシフトレジスタ（３２）（３３）（３４）からの１
ビツトずつのデータをもシリアル入力・パラレル入力・
シリアル出力乗算器（２９）（３０）（３１）に供給し
、シリアル入力・パラレル入力・シリアル出力乗算器（
２９）　（３０）　（３１）、およびシフトレジスタ（
３２）　（３３）　（３４）に乗算用システムクロック
が供給される毎に乗算動作を遂行し、シリアル入力・パ
ラレル入力・シリアル出力乗算器（２９）（３０）（３
１）からの１ビツトずつの乗算結果データと、平行移動
変換用のデータがスタックメモリ（２５）から供給され
るシフトレジスタ（３６）のデータを、乗算用システム
クロックにより動作するシリアル加算器（３５）に供給
し、シリアル加算器（３５）からの加算出力を、スタッ
クメモリ（２５）からのＷ座標変換用のデータが供給さ
れるシフトレジスタ（３６）に供給している。

したがって、乗算用システムクロックが供給される毎に
１ビツトずつ乗算結果を得、シリアル加算器（３５）に
より加算して、最終的にシフトレジスタ（３６）に座標
変換データを格納することができる。

したがって、シフトレジスタ（３６）の内容をパラレル
出力することにより、座標変換データを得ることができ
る。

〈発明が解決しようとする問題点〉 上記の構成の座標変換装置においては、最終的に座標変
換データを青るまでに多数のシステムクロックが必要と
なるのであるから、原図形データから座標変換データを
青るまでの所要時間が長くかかるという問題がある。

そして、グラフィックディスプレイ装置においては、頻
繁に多数の座標変換処理を行なうのであるから、上記問
題が特に顕著となり、ひいては描画速度を余り速くする
ことができないという問題を発生させることになる。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
座標変換速度を高速化することができる座標変換装置を
提供することを目的としている。

く問題点を解決するための手段〉 上記の目的を達成するための、この発明の座標変換装置
は、座標データ、および変換用データが所定ビット数毎
にパラレルに入力され、乗算結果がパラレルに出力され
るパラレル・パラレル乗算器と、上記乗算結果を、先行
する乗算結果の桁上りピット群、同桁ビット群、０と選
択的に加算する第１の加算器と、第１の加算器による加
締結果と先行する累積結果とを加算する第２の加算器と
、第２の加算器に先行する累積結果を供給し、かつ現累
積結果を記憶するデュアルポートメモリとを具備するも
のである。

く作用〉 以上の構成の座標変換装置であれば、座標データ、およ
び変換用データがパラレル・パラレル乗等器に所定ビッ
ト数毎にパラレルに入力され、所定ビット数毎の乗算結
果がパラレルに出力される。

そして、各乗算結果を第１の加算器に供給することによ
り、先行する乗算結果の桁上りビット群、同桁ビット群
、０と選択的に加算することにより、マトリックス乗算
の各項の乗算結果を得ることができる。さらに、以上の
ようにして得られた各項の乗算結果と、デュアルポート
メモリに記憶されている先行する累積結果とを第２の加
算器に供給して、各項毎の乗算結果を順次加算し、デュ
アルポートメモリに記憶させることにより、マトリック
ス乗算の結果を得ることができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図はこの発明の座標変換装置の一実施例を示すブロ
ック図である。

上位プロセッサ（１）から順次伝送されてくる原座標デ
ータをそれぞれ１６ビツトのＸレジスタ（２）、ｙレジ
スタ（３）、および２レジスタ（４）に一時格納し、各
レジスタからの１６ビツトの出力データを被乗数レジス
タ（５）に供給している。また、スタックメモリ（６）
に格納されている座標変換を行なうためのマトリックス
データを乗数レジスタ（７′Ｉに供給している。尚、上
記マトリックスデータは３２ビツトであり乗数レジスタ
（７］が１６ビツトであるから、適当なタイミングで２
度にわけて１６ビツトずつ乗数レジスタ（力に供給する
ようにしている。そして、上記被乗数レジスタ（５）の
内容、および乗数レジスタ（力の内容をパラレル・パラ
レル乗樟器（１１）に供給し、パラレル・パラレル乗算
器（１１）からの３２ビツトの乗算データを第１の加算
器（１２）の一方の入力端子に供給している。第１の加
京器（１２）からの３２ビツトの加京出力データを、１
６ビツトの上位レジスタ（１３ａ）　、および１６ビツ
トの下位レジスタ（１３ｂ）から構成される加算結果レ
ジスタ（１３）に供給し、加樟結果レジスタ（１３）の
内容を、１６ビツトシフトダウン器（１４）を介して、
およびそのままマルチプレクサ（１５）に供給し、マル
チプレクサ（１５）からの出力データを上記第１の加算
器（１２）の他方の入力端子に供給している。尚、上記
マルチプレクサ（１５）には、Ｏデータも入力されてい
る。また、上記加算結果レジスタ（１３）の下位レジス
タ（１３ｂ）の内容を、マルチプレクサ（１６）を介し
て第２の加算器（１７）の一方の入力端子に供給してい
る。さらに、上記デュアルポートメモ１月９）のＡボー
トからの出力データを、マルチプレクサ（１８）を介し
て第２の加算器（１７）の他方の入力端子に供給してい
る。上記第２の加算器（１７）からの加算データは上記
デュアルポートメモ１月９）のＤボートに供給されてい
るとともに、下位プロセッサ（１９）に供給されている
。

尚、上記デュアルポートメモ１月９）のＡ、８ボート出
力データは下位プロセッサ（１９）にも供給され、Ｂボ
ート出力データはゲート（ト））を介してスタックメモ
リ（６）に供給され、定数項等のデータはスタックメモ
リ（６）からゲート（８）を介してデュアルポートメモ
１月９）のＤボートに供給され、上記マルチプレクサ（
１８）にはＯデータも供給され、上記第２の加算器（１
７）には、前回の加粋動作に伴って発生したキャリー信
号が供給されているとともに、加算動作に伴って発生し
たキャリー信号を出力するようにしている。また、予備
レジスタ（２０）は、原座標データが倍粘度の場合に上
記Ｘレジスタ（２）、ｙレジスタ（３）、および２レジ
スタ（４）をサポートするものである。

上記の構成の座標変換装置による座標変換動作を以下に
説明する。

尚、以下の説明においては、 の座標変換に基いて説明する。

先ず、ＲＯからＲ１５までのレジスタを有するデュアル
ポートメモリ（９）のレジスタＲＯをクリアし、スタッ
クメモリ（６）からゲート（８）を介してデュアルポー
トメモリ（９）のレジスタＲ１，Ｒ２にそれぞれａ４１
の下位ビットａ４１Ｌ、上位ビットａ４１Ｍを格納する
。また、上記Ｘレジスタ（２）、ｙレジスタ（３）、お
よび２レジスタ（４）には、上位プロセッサからそれぞ
れ座標データｘ、ｙ、ｚが供給され、格納されている。

この初期設定状態において、先ず、Ｘレジスタ（２）か
ら被乗数レジスタ（５）に座標データＸを供給し、スタ
ックメモリ（６）からマトリックスデータａ１１の下位
１６ビツト（以下、ａｌｌ［と略称する）を乗数レジス
タ（７）に供給する。そして、上記被乗数レジスタ（５
）の内容、即ちＸと、乗数レジスタ（７）の内容、即ち
ａｌｌ［とをパラレル・パラレル乗算器（１１）に供給
することにより、ｘ　ｘ　ａ　１１１の乗算を行ない、
この乗算結果を第１の加算器（１２）の一方の入力端子
に供給するとともに、マルチプレクサ（１５）からＯを
他方の入力端子に供給することにより、上記乗算結果を
そのまま加算結果レジスタ（１３）に供給する。上記加
算結果レジスタ（１３）のうち、下位レジスタの内容を
、マルチプレクサ（１６ンを通して第２の加算器（１７
）の一方の入力端子に供給しているとともに、マルチプ
レクサ（１８）を通して０が他方の入力端子に供給され
、上記下位レジスタ（１３ｂ）の内容、即ち、Ｘ　Ｘ　
ａ　１１Ｌの最下位１６ビツトで、桁上りの影響を受け
ない部分のデータをデュアルポートメモリ（９）のレジ
スタＲＯに格、納する。

次にスタックメモリ（６）からマトリックスデータａ１
１の上位１６ビツト８１１Ｍを乗数レジスタ（刀に供給
してパラレル・パラレル乗算器（１１）によりＸＸａｌ
ｌＨの乗算を行なう。そして、この乗算結果を第１の加
算器（１２）の一方の入力端子に供給するとともに、上
記加算結果レジスタ（１３）に供給されたｘ　ｘ　ａ　
１１１の乗算結果を１６ビツトシフトダウン器（１４）
により１６ビツトシフトダウンさせることにより得られ
た上記乗算結果の上位１６ビツトを第１の加算器（１２
）の他方の入力端子に供給し、僻られた加算結果を加算
結果レジスタ（１３）に格納する。その後、上記加算結
果レジスタ（１３）の下位レジスタ（１３ｂ）　、＃よ
び上位レジスタ（１３ａ）の内容を、マルチプレクサ（
１６）を介して第２の加算器（１７）によりそれぞれデ
ュアルポートメモ１月９）のレジスタＲ１，Ｒ２の内容
に加算することにより、ａ４１＋ＸＸａ１１の演算結果
がデュアルポートメモＩＪ　（９１のレジスタＲ２，Ｒ
１，ＲＯに格納される。

次にｙレジスタ（３）から被乗数レジスタ（５）に座標
データｙを供給し、スタックメモリ（６ンからマトリッ
クスデータａ２１の下位１６ビツトａ２１［を乗数レジ
スタ（７１に供給し、上記両レジスタ［５１（７１の内
容をパラレル・パラレル乗算器（１１）に供給して、上
記と同様に、Ｖ　Ｘ　ａ　２１１の乗算結果を得、その
最下位１６ビツトとデュアルポートメモリ（９）のレジ
スタＲＯの内容とを第２の加算器（１７）により加算し
、レジスタＲＯに格納する。次いで、スタックメモ１月
６）からマトリックスデータａ２１の上位１６ビツトａ
２１Ｍを東京レジスタ（刀に供給して、上記と同様にパ
ラレル・パラレル乗算器（１１）による乗算動作、およ
び第１の加算器（１２）による加算動作を行なうことに
より、ａ２１ｙの乗算結果を得、キャリーを考慮して、
第２の加算器（１７）によりデュアルポートメモリ（９
）のレジスタＲ１，Ｒ２の内容に加算して、格納するこ
とにより、ａ　４１＋　ａ　１１ｘ　＋ａ２１ｙを得る
ことができる。

その後、２レジスタ（４）から被乗数レジスタ（５）に
座標データ２を供給し、スタックメモ’Ｊ　（６１から
マトリックスデータａ３１の下位１６ビツトａ３１［を
乗数レジスタ（力に供給し、上記両レジスタ（５１（７
１の内容をパラレル・パラレル乗算器（１１）に供給し
て、上記と同様に、Ｚ　Ｘ　ａ　３１Ｌの乗数結果を得
、その最下位１６ビツトとデュアルポートメモリ（９）
のレジスタＲＯの内容とを第２の加算器（１７）により
加算し、レジスタＲＯに格納する。次いで、スタックメ
モ１月６）からマトリックスデータａ３１の上位１６ビ
ツトａ３１Ｍを乗算レジスタ（７）に供給して、上記と
同様にパラレル・パラレル乗算器（１１）による乗算動
作、および第１の加算器（１２）による加算動作を行な
うことにより、ａ３１ｙの乗算結果を得、キャリーを考
慮して、第２の加算器（１７）によりデュアルポートメ
モリ（９）のレジスタＲ１，Ｒ２の内容に加算して、ａ
４１＋ａｌｌｘ＋ａ２１ｙ＋ａ３１ｚを得ることができ
る。

即ち、以上の一連の乗算動作、および加褌初作を行なう
ことにより、座標変換が施されたＸ座標データを得るこ
とができる。

また、他の座標データについても、上記座標変換が施さ
れたＸ座標データと同様にして簡単に算出することがで
きる。但し、座標変換が施された座標データとして３２
ビツトのみが使用可能な場合には、上記レジスタＲ２，
Ｒ１の内容のみを演算結果として出力すればよい。

以上要約すれば、乗数と被乗数とを１６ビツト単位で一
時に乗算するとともに、３２ビツトの乗算結果を一時に
乗算結果・として出力するので、乗算所要時間を短縮す
ることができ、さらに、乗数が３２ビツトであることに
伴う乗算動作、および加算動作をも、パラレル・パラレ
ル乗算器（１１）による乗算動作、および１６ビツトシ
フトダウン器（１４）と第１の加算器（１２）によるシ
フトダウンデータと乗算データとの加算により行なうの
で、所要時間を短縮することができるとともに、専用に
１回で１６ビツトと３２ビツトとの乗算を行ない得るよ
うに電気回路を構成した場合と比較して構成を簡素化す
ることができる。また、座標変換においては、上記のよ
うにして得られた各項の演算データ同士を加算する必要
があるが、上記の実施例においては、デュアルポートメ
モリ（９）、および第２の加算器（１７）からなる簡単
な構成で迅速に（Ｒ低で従来装置の３倍以上の速度で）
各項毎の乗算結果を加算し、最終的に座標変換が施され
た座標データを得ることができる。

また、マトリックスデータ同士の乗算、例えば、の演算
を行なう場合には、両マトリックスデータがスタックメ
モリ（６１に格納されているので、一方のマトリックス
データを１６ビツトずつ乗数レジスタ（７）に格納する
とともに、他方のマトリックスデータをゲート（５ａ）
を介して被乗数レジスタ（５）に供給すればよく、上記
実施例と同様の乗算動作、第１の加算器（１２）による
加算動作、第２の加算器（１７）、およびデュアルポー
トメモリ（９）による加算動作を順次行なうことにより
、８１１ｔ：＋　ｔｌ＋ａ　１２ｂ　２１＋　ａ　１３
ｂ　３１＋　ａ　１４ｂ　４１等の変換データを得るこ
とができる。また、上記変換データはデュアルポートメ
モリのレジスタＲ３，Ｒ２，Ｒ１，ＲＯに格納されるの
であるが、実際に３２ビツトのデータとして使用する場
合には、レジスタＲ２，Ｒ１の内容のみがスタックメモ
リ（６）に書込まれる。尚、この実施例により求められ
たデータは、回転、縮小、拡大等複数の座標変換処理を
行なう必要がある場合における座標変換用のマトリック
スデータを得る場合に好適に使用され、得られたマトリ
ックスデータに基づいて原画像データに座標変換処理を
施すことができる。

〈発明の効果〉 以上のようにこの発明は、パラレル入力・パラレル出力
乗算器、各項のＰ＃粋結果を得るためのパラレル加算器
、各項毎の加算結果を得るためのパラレル加算器、およ
びデュアルポートメモリで座標変換装置を構成したので
、座標変換のための演算を高速に行ない、像変換速度の
高速化を達成することができるという特有の効果を奏す
る。

【図面の簡単な説明】

第１図はこの発明の座標変換装置の一実施例を示すブロ
ック図、 第２図は従来例を示すブロック図。 （９）・・・デュアルポートメモリ、

Claims (1)

1. 【特許請求の範囲】 １、座標データ、および変換用データが所 定ビット数毎にパラレルに入力され、乗 算結果がパラレルに出力されるパラレル ・パラレル乗算器と、上記乗算結果を、 先行する乗算結果の桁上りビット群、同 桁ビット群、０と選択的に加算する第１ の加算器と、第１の加算器による加算結 果と先行する累積結果とを加算する第２ の加算器と、第２の加算器に先行する累 積結果を供給し、かつ現累積結果を記憶 するデュアルポートメモリとを具備する ことを特徴とする座標変換装置。