JPS62114185A - メモリｌｓｉ構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要コ メモリＬＳＩ内に、外部から制御可能なアドレス・カウ
ンタと、これを制御するアドレス・カウンタ制御回路と
を備え、外部からアドレス信号を与える必要なく、外部
から指定したシーケンスによりデータの読み書きができ
るよう構成したもので、これによりメモリＬＳＩのビン
数を大幅に削減できた。

［産業上の利用分野］ 本発明は、メモリＬＳＩの構成方式に係わり、外部から
の読み・書きに必要なビン数を大幅に削減させるメモリ
ＬＳＩ構成方式に関する。

［従来の技術］ 従来のメモリＬＳＩは、メモリＬＳＩ中にメモリ・セル
及び入出力制御回路のみを有するだけであり、読出し及
び書込み時にメモリ・セルを選択するためには、アドレ
スバスを用いて外部からアドレス信号を与える必要があ
る。

［発明が解決しようとする問題点］ 上記のように、従来のメモリＬＳＩでは外部よりアドレ
ス信号を与える必要があるため、メモリＬＳＩ及びこれ
を使用する中央処理装置（以下、ＣＰＵと略記する）等
のＩＣのビン数が多くなるという欠点がある。

特殊目的の処理装置、例えば信号処理用ＬＳＩは、入出
力ビン数がきわめて多く、このＬＳＩの使用するメモリ
のアドレス空間を増加させようとするとき、ビン数制限
にかかり増加ができない場合が生じている。

一方、このような関数計算を主とする場合には、メモリ
の書込み、読出しはアドレスを１つづつ、２つづつ、４
つづつ増加させてアクセスする場合が多い。

本発明は、このような特殊目的に好適なメモリＬＳＩ構
成方式を提供しようとするものである。

［問題点を解決するための手段］ 第１図は本発明のメモリＬＳＩ構成方式の原理ブロック
図を示す。

第１図において、１はメモリ・セルであり、２はメモリ
・セル１の読み・書きの制御信号、チップ選択信号を発
生しメモリ・セル１を制御する入出力制御回路であって
、メモリ・セル１及び入出力制御回路２は従来のメモリ
ＬＳＩに通常に備えているものである。

３はアドレス・カウンタであって、アドレス・カウンタ
制御回路４の制御によって、初期値をセットされ、所定
のアドレス増分によりカウントアツプ乃至カウントダウ
ンして、アドレス信号を作成する。

［作用］ 上記の構成により、このメモリＬＳＩは、メモリ・セル
を選択するためのアドレス信号を外部から与える必要が
なく、外部からアドレス・カウンタを制御することによ
って、外部から指定したシーケンスによってデータの読
み・書きを行うことができる。

この構成によって、アドレス信号用ビンが必要なくなり
、これに替り少数のアドレス・カウンタ制御信号があれ
ばよいので、ビン数を大幅に削減することができる。

アドレスを１つづつ、２つづつ、４つづつ増加させてデ
ータを読み出すような使い方が殆どである関数計算用等
に使用するに好適な入出力ビン数の少ないメモリＬＳＩ
が得られる。

［実施例］ 以下第２図に示す実施例により、本発明をさらに具体的
に説明する。

第２図において、１はメモリ・セルであり、２は書込み
／続出し信号、チップ選択信号を発生し、メモリ・セル
を制御する入出力制御回路である。

３１はアップダウン・カウンタであって、メモリ・セル
読出しごとに１つづつカウントアツプ又はカウントダウ
ンする。

３２はシックであって、アンプダウン・カウンタ３１の
出力を設定された数だけ左ヘシフトして加算器３３に入
力する。

３４はプリセット可能なカウンタであって、アドレスの
オフセット値（続出し／書込みアドレスがゼロからでは
なく途中から始まる場合の初期値）が、セット可能なカ
ウンタである。

このオフセット値のセットはアドレス・カウンタ制御回
路４１の制御によりデータバスを通じて行われる。

３３はプリセット可能なカウンタ３４の出力と、シフタ
３２の出力を加算してメモリ・セル１を選択するアドレ
スを発生する加算器である。

４１はアップダウン・カウンタ３１、シフタ３２、プリ
セット可能なカウンタ３４、及び加算器３３の何れかを
選択して初期値をセントし、動作を制御するアドレス・
カウンタ制御回路である。

４２はカウンタ等３１．３２．３３．３４の現在の状態
を読み出すステータス続出回路であって、カウンタ等３
１．３２．３３．３４を指定して、データバスを通じて
読み出す。

高速フーリエ変換（以下、ＦＦＴと略記する）計算を行
うような場合、データやｓｔｎ、　Ｃｏｓ関数のテーブ
ルを格納しておき、そのアドレスを１つづつ、２つづつ
、又は４つづつ増加というように一定値で増加させて読
み出すことが行われる。

第２図の構成のメモリＬＳＩを、このようなＦＦＴ計算
に使用し、データやＳｉｎ、　Ｃｏｓ関数のテーブルを
格納しておき、これを読み出す場合の動作を説明すると
次のとおりである。

アドレス・カウンタ制御回路３へ制御信号を送り、加算
器３３、シフタ３２、アップダウンカウンタ３１、及び
プリセット可能なカウンタ３４を初期化する。

アドレスにオフセットが必要な場合は、プリセット可能
なカウンタ３４にオフセット値をセットする。

アドレスを１つづつ増加させるときは、アップダウン・
カウンタ３１を増加させ、シフタ３２をスルー状態とす
る。

アドレスを２つづつ増加させるときは、シフタ３２でカ
ウンタ出力を１ビツトシフトさせる。

シフタ３２の出力は、加算器３３に加えられ、プリセッ
ト可能なカウンタ３４からのオフセント値と加算され、
加算出力がアドレスとなって、メモリ・セル１を選択す
る。

以後、アップダウンカウンタ３４がカウントアツプ又は
カウントダウンし、そのカウント値をシック３２が所定
数シフトさせ、その出力とオフセット値とが加算器３３
で加算されて、次のアドレスとなりメモリ・セルｌを選
択し、順次データを読み出す。

読出しアドレスの増分が１．２．４でなく３のような場
合は、プリセット可能なカウンタ３４のカウントアツプ
又はカウントダウンを併用して行う。

例えば、アドレス増分が３の場合は、シフタ３２のシフ
ト数を１とし、プリセット可能なカウンタ３４を１つカ
ウントアツプして、それらの出力を加算器３３で加算す
る。

第３図は、本発明のメモリＬＳＩとｃＰＵとの接続例を
示す図である。

本発明のメモリＬＳＩの読み書きに必要なピン数を、従
来のメモリＬＳＩのそれと比較すると、次の如くである
。ただし、電源用は除く。

メモリは、８ビツトＸ８にのスタティックＲＡＭとする
。

従来例　　本発明 データバス　　　　　　　　８８ 人出力制御信号　　　　　　４４ アドレス　　　　　　　　　１３　　　−アドレス・カ
ウンタ制御　　−３ ステータス読出し　　　　　−２ 合計　　　２５１７ 若し、ステータス読出しが不要であれば、１５本となり
一１０本という大幅の削減となる。

また、電源用を入れても２０ビンで構成できるため、従
来より小型にすることができる。

ｒ発明の効果〕 以上説明のように本発明によれば、メモリＬＳＩ中のメ
モリ・セルを選択するためのアドレス信号を外部から与
える必要がないため、メモリＬＳＩの入出力ピン数を大
幅に減少させることができ、ＦＦＴ計算、相関関数計算
用等に好適なメモリＬＳＩが得られ、実用上の効果は大
きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図はメモリ
ＬＳＩとＣＰＵとの接続例を示す図である。 図面において、 １はメモリ・セル、 ２は入出力制御回路、 ３はアドレス・カウンタ、 ４はアドレス・カウンタ１１ｉ１Ｊ　ｍ回路、３１はア
ップダウン・カウンタ、 ３２はシフタ、 ３３は加算器、 ３４はプリセット可能なカウンタ、 ４１はアドレス・カウンタ制御回路、 ４２はステータス読出回路、 をそれぞれ示す。 本発明の原理ブロック図 第１図 本発明の実施例のブロック図 第２図 メモリＬＳＩとＣＰＵの接続例を示す同第　　３　　図

Claims (1)

1. 【特許請求の範囲】 メモリ・セル（１）と、該メモリ・セル（１）の書込み
   、読出しを制御する入出力制御回路（２）とを備えたメ
   モリＬＳＩにおいて、 選択すべきメモリ・セルのアドレスを出力するアドレス
   ・カウンタ（３）と、 外部からのプログラム制御により、該アドレス・カウン
   タ（３）を制御するアドレス・カウンタ制御回路（４）
   を備え、 外部から指定したシーケンスによりデータの読み・書き
   ができるよう構成したことを特徴とするメモリＬＳＩ構
   成方式。