JPH0290343A

JPH0290343A - メモリ装置，半導体メモリ及びそれを用いたｐｃｍレコーダ

Info

Publication number: JPH0290343A
Application number: JP63243010A
Authority: JP
Inventors: Masataka Nikaido; 正隆二階堂
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1990-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は情報を記録する記録装置に関し、特に音声信号
等のように連続情報を順次読み出し書き込みするのに好
適な記録装置に関する。

従来の技術近年の半導体技術の進歩は、従来アナログ技術で処理さ
れてきた電子装置を急速にディジタル化している。民生
用オーディオ機器に於いては例えばＣカセットレコーダ
に替わる物として、ＤＡＴレコーダが登場している。こ
れは回転するシリンダに取り付けられた磁気ヘッドによ
って、磁気テープ上にディジタル化された音響信号を記
録／再生するものである。ＣカセットレコーダもＤＡＴ
レコーダも磁気テープ上に情報を記録する点では同じで
あり、そのため磁気テープを走行させる機構部が必要で
ある。ＤＡＴレコーダ等のＰＣＭレコーダに磁気テープ
を用いる理由は、主に情報量の多さにある。ＤＡＴの様
に左右両チャンネルのオーディオ信号を４８ＫＨｚのサ
ンプリング周波数でサンプルあたり１６ビツトにＡＤ変
換すれば、１秒間で１．６メガビツトを越える情報量と
なる。

従って２時間では１．３ギガバイトを越える膨大な情報
量であり、半導体メモリに記録することは現状の半導体
の技術では妥当な大きさの装置に実現するのは困難であ
る。一方、たとえば電話や会議におけるメモ録音の様に
、要求される再生音の品質が低いものであれば、８ＫＨ
２のサンプリング周波数でサンプルあたり８ビツトにＡ
Ｄ変換すれば、１秒間で６４キロビツトの情報量となる
。

ＡＤＰＣＭなどの情報量圧縮技術を用いればさらに記録
する情報を削減できる。このような用途にすでに半導体
メモリを用いたＰＣＭレコーダが提案されている。メモ
リ部の構成は例えば第２図の様になされている。以下図
面を参照しながら従来のＰＣＭレコーダに用いられる大
規模メモリについて説明する。

第２図に於いて１００〜４００はＲＡＭ等で構成された
メモリであり、各々２５６キロビツトの記憶容量を有し
、１５ビツトのアドレス入力端子と８ピツトのデータ入
出力端子及びチップ選択信号端子と読み出し／書き込み
制御信号端子を備え、データ入出力端子は共通のデータ
バスＤＢＵＳに接続されている。９３０はメモリ１００
〜メモリ４００のアドレスを生成する１７ビツトアドレ
スカウンタであり、クロック信号ＣＬＫに応じて出力す
る１７ビツトのアドレス信号のうち下位１５ビツトをメ
モリ１００〜メモリ４００に供給している。９２０はア
ドレスカウンタ９３０の生成するアドレス信号の上位２
ビツトをデコードしてメモリ選択信号Ｃ８Ｉ〜Ｃ８４を
生成するデコーダである。

このように構成された大規模メモリ装置に於いて、読み
出し動作を行なう場合は、読み出し／書き込み制御信号
ＲＷＳＥＬを論理１となし、クロック信号ＣＬＫを連続
して入力する。アドレスカウンタ９３０はカウント動作
を続けて、０〜２＋？−１を計数する。デコーダ９２０
はアドレスカウンタ９３０の出力が０〜２１６−１のう
ちはＣ８１のみを論理１としそれ以外の出力はすべて論
理０とし、アドレスカウンタ９３０の出力が２１６〜２
１６−１のうちはＣ８２のみを論理１としそれ以外の出
力はすべて論理０とする。すなわちデコーダ９２０はア
ドレスカウンタ９３０が０〜２＋？　　１を計数する間
にメモリ１００からメモリ４００までを順次選択してい
く。アドレスの下位１５ビツトはメモリ１００からメモ
リ４００まで共通に供給されているが、メモリ１００か
らメモリ４００の中でデコーダ９２０の出力Ｃ８Ｉ〜Ｃ
８４にょって選ばれた１つだけがＤＢＵＳへ読み出しデ
ータを出力する。

書き込み動作の場合にはＲＷＳＥＬを論理０とし、ＤＢ
ＵＳ上に書き込みデータを確定させた後に、書き込み信
号ＷＰを入力する。アドレス信号の生成については読み
出し動作の場合と同じである。

なお、この例では説明を簡単にするためデータバスＤＢ
ＵＳに接続されるメモリの数を４個としたがこれでは数
秒〜十数秒分の音響情報しか記録できない。より長い時
間の録音には数十を越えるメモリを接続する必要がある
。

発明が解決しようとする課題第２図で説明したような大規模メモリ装置では接続する
メモリのすべてに１５ビツトのアドレス信号を供給する
ので、信号線の配線量が膨大になり装置全体が大きくな
ってしまう。また、半導体技術の進歩でメモリの記憶容
量が大きくなった時には、さらにアドレス信号の数が増
えて益々配線量が増えると共に、メモリ１つ１つもアド
レス入力端子の数が増えてパッケージの大きさを大きく
せざるをえなくなる。こうなると装置全体の大きさが大
きくなるだけでなく消費電力も多くなってしまう。メモ
録音等に使用するＰＣＭレコーダは乾電池を電力源とし
て用いることが多くまた大きさも小型であることが望ま
れるので装置の大型化と消費電力の多さはＰＣＭレコー
ダを実現する上で大きな障害となる。

本発明はこの問題点に鑑みてなされたもので、装置規模
の小さい大規模メモリ装置を提供し、それを用いた長時
間の録音が可能なＰＣＭレコーダを提供するものである
。

課題を解決するための手段上記問題点を解決するために本発明では、１つのアドレ
スカウンタから共通のアドレス信号をメモリ各々に供給
せず、メモリの各々にアドレスを供給するアドレスカウ
ンタを備え、各々をメモリモジュールとなし、このメモ
リモジュールの中のアドレスカウンタに共通のクロック
信号と共通の初期化信号とを入力する。さらに複数のメ
モリモジュールから１つを選択する選択回路を備え、こ
の選択回路の出力によって選択されたメモリモジュール
だけが前記データバスを介して情報の書き込み／読み出
しを行なうようにしている。

作用このように構成することによって、本発明ではアドレス
信号の配線が配線規模を大きくすることを避は得る。従
ってＲＡＭ等の固体メモリを用いたＰＣＭレコーダを実
現する場合にも装置の大型化を防ぎ得る。また半導体メ
モリの大容量化にも、パッケージの大型化を招くことが
なく、その上人出力バッファでの電力消費を少なく抑え
省電力に大きく寄与する。

実施例以下、本発明の一実施例の大容量メモリ装置について図
面を参照しながら説明する。第１図は本発明の一実施例
に於ける大規模メモリ装置のブロック図である。第１図
に於いて１００〜４００はＲＡＭ等で構成されたメモリ
であり、各々２５６キロビツトの記憶容量を有し、１５
ビツトのアドレス入力端子と８ビツトのデータ入出力端
子及びチップ選択信号端子と読み出し／書き込み制御信
号端子を備え、データ入出力端子は共通のデータバスＤ
ＢＵＳに接続されている。５００〜８００はメモリ１０
０〜メモリ４００のアドレスを生成する１５ビツトアド
レスカウンタであり、クロック信号ＣＬＫを計数して生
成する１５ビツトのアドレス信号をメモリ１００〜メモ
リ４００の各々に供給している。９００はメモリ選択回
路であり、クロック信号ＣＬＫを計数する１７ビツトの
カウンタ９１０とカウンタ９１０の出力の上位２ビツト
をデコードしてメモリ選択信号Ｃ８１〜Ｃ８４を生成す
るデコーダ９２０とでなる。カウンタ５００〜カウンタ
８００及びメモリ選択回路９００は共通のクロック信号
に応動すると共に、共通の初期化信号ＮＲ８Ｔに応じて
計数値を初期化する。

この様に構成された本発明の一実施例における大規模メ
モリ装置の動作を説明する。

記憶した情報を読み出す場合の動作を第１図及び第３図
を用いて説明する。読み出し動作の場合には読み出し／
書き込み制御信号ＲＷＳＥＬを論理１とする。メモリ１
００〜メモリ４００はＲＷＳＥＬの論理１に応動して、
動作モードを読み出しモードにする。カウンタ５００〜
カウンタ８００およびカウンタ９１０は第３図（ａ）の
クロック信号ＣＬＫを計数している。初期化信号ＮＲ８
Ｔが論理Ｏになった時（第３図（ｂ））、　　これらの
カウンタはリセットされ計数値Ｏを出力する（第３図（
ｇ）、（ｈ）、（１）、（ｊ））。　またメモリ選択信
号はＣ８１のみが論理１となる（第３図（ｃ）、（ｄ）
、　（ｅ）、（ｆ））。　従ってＮＲ８Ｔが論理Ｏとな
った時点では、データバスＤＢＵＳにはメモリ１００の
アドレスＯの値が出力され、ＣＬＫに応じて続くアドレ
スの内容が読み出されてＤＢＵＳに出力される（第３図
（ｋ）、第３図（ｋ）に於て、（Ｘ）はアドレスＸの内
容を表わす）。　カウンタ５００〜カウンタ８００及び
カウンタ９１０の計数値は同時に進行しカウンタ５００
〜カウンタ８００が２＋ｓ−１を計数して、再び計数値
０に戻る時、Ｃ８１は論理Ｏとなり代わりにＣ８２が論
理１となる。このようにＮＲ８Ｔの論理Ｏのパルス入力
でリセットされた後は、カウンタ５００〜カウンタ８０
０は０〜２１５−１を繰り返し計数し、その都度メモリ
選択回路９００はＣ８１からＣ８４を順次論理１とする
ことでＤＢＵＳに情報を出力するメモリを切り替えてい
き、メモリ１００からメモリ４００の内容がＣＬＫに応
じて順次ＤＢＵＳに読み出される・（第３図（ｈ））。

次に、情報を記録する場合の動作を第１図及び第４図を
用いて説明する。書き込み動作の場合には読み出し／書
き込み制御信号ＲＷＳＥＬを論理０とする。メモリ１０
０〜メモリ４００はＲＷＳＥＬの論理０に応動して、動
作モードを書き込みモードにする。カウンタ５００〜カ
ウンタ８００およびカウンタ９１０は第４図（ａ）のク
ロック信号ＣＬＫを計数している。初期化信号ＮＲ８Ｔ
が論理Ｏになった時（第４図（ｂ））、　　これらのカ
ウンタはリセットされ計数値Ｏを出力する（第４図（ｇ
）、（ｈ）、（１）、（Ｊ））。　またメモリ選択信号
はＣ８１のみが論理１となる（第４図（ｃ）、（ｄＬ（
ｅ）、（ｆ））。

従ってＮＲ３Ｔが論理０となった時点では、データバス
ＤＢＵＳ上の情報はメモリ１００のアドレス０に導かれ
る（第４図（１））。　ここで書き込み信号ＷＰを入力
して（第４図（ｋ））、　ＤＢＵＳ上の情報をメモリ１
００のアドレス０に書き込むことが出来る。そして第４
図（１）に示す様にＣＬＫに応じてＤＢＵＳ上のデータ
を更新し、同時にＷＰを次々に入力すれば、メモリ１０
０の続（アドレスに順次書き込みが行なわれる。カウン
タ５００〜カウンタ８００及びカウンタ９１０の計数値
は同時に進行しカウンタ５００〜カウンタ８００が２１
６　１を計数して、再び計数値０に戻る時、Ｃ８１は論
理０となり代わりにＣ８２が論理１となる。このように
ＮＲ８Ｔの論理０のパルス入力でリセットされた後は、
カウンタ５００〜カウンタ８００はＯ〜２＋６　１を繰
り返し計数し、その都度メモリ選択回路９００はＣ８１
からＣ８４を順次論理１とする・ことでＤＢＵＳの情報
を入力するメモリを切り替えていき、ＤＢＵＳ上の情報
をメモリ１００からメモリ４００に順次書き込むことが
出来る。

以上の様に第１図の本発明の実施例では、メモリ１００
〜メモリ４００に、１つのアドレスカウンタから共通の
アドレス信号を配給しておらず、従って装置の配線本数
が著しく少なくなっている。

ここでメモリ１００とカウンタ５００の組合せ或はメモ
リ２００とカウンタ６００の組合せ等は、回路構成とし
て同じものである。従って実際に装置化を行なう場合に
は、メモリと対応するカウンタとをモジュールとして一
体化するのが好ましい。

また、このようなメモリモジュールは容易に半導体チッ
プ上に集積でき、その場合には、メモリチップとしてメ
モリ容量の割には端子数が著しく少ないという特長を備
えたものとなる。

次に、本発明をＰＣＭレコーダに応用した例を示す。第
５図は本発明を応用したＰＣＭレコーダのブロック図で
ある。第５図に於て、１はローパスフィルタであり、入
力されるアナログオーディオ信号の高域成分を抑圧して
、折返し雑音の混入を防止する。２はＡＤ変換器であり
、アナログ信号を８ビツトのディジタル信号に変換する
。３はレジスタでありＡＤ変換器２の出力するディジタ
ル信号を一時的に記憶する。４もレジスタであり、レジ
スタ３及び後述するメモリに接続されたデータバスＤＢ
ＵＳ上の情報を一時的に記憶する。５はＤＡ変換器であ
り、レジスタ４に一時的に記憶されたディジタル情報を
アナログ信号に変換する。

６はローパスフィルタであり、ＤＡ変換器５の出力から
不要な高域成分を除去する。７はメモリモジュールであ
り、ＲＡＭ７０２及びＲＡＭ７０２にアドレスを供給す
るカウンタ７０１からなる。

８〜２２も７と同様のメモリモジュールであり、それぞ
れカウンタとＲＡＭを有する。説明の都合上メモリモジ
ュール７〜メモリモジユール２２のＲＡＭをメモリ＃１
〜メモリ＃１６と呼ぶ。　（メモリモジュール８〜メモ
リモジユール２２は、図では省略した表現となっている
。）２３はメモリ選択回路であり、１５段の分周器２３
１と、分周器２３１の出力をクロック入力とする４ビツ
トのカウンタ２３２と、カウンタ２３２の計数出力をデ
コードしてメモリ選択信号Ｃ８Ｉ〜Ｃ８１Ｂを生成する
デコーダ２３３と、カウンタ２３２にプリセット値を供
給する始点指示回路２３４とからなる。２４はメモリモ
ジュール７〜メモリモジユール２２及び分周器２３１に
初期化信号ＮＲ８Ｔを供給する同期信号発生回路である
。２５は２０Ｍレコーダの記録動作と再生動作の切り替
え信号ＲＷＳＥＬを発生する記録再生切り替え回路であ
る。２６はメモリモジュール７〜メモリモジユール２２
の書き込み信号ＷＰを生成する書き込み信号発生回路で
あり、記録再生切り替え回路２５の出力ＲＷＳＥＬとク
ロック信号ＣＬＫとの論理和を書き込み信号ＷＰとして
出力する。２７はクロック信号ＣＬＫを生成してメモリ
モジュール７〜メモリモジユール２２及び分周器２３１
に供給するクロック発生回路である。

このように構成された本発明の一実施例のＰＣＭレコー
ダについて、その動作を説明する。

まずメモリのアクセス動作について第５図、第６図及び
第７図を用いて説明する。各々のメモリモジュールに個
別のアドレスカウンタが設けられているが、これらは同
期信号発生回路２４の出力ＮＲ８Ｔによって一斉にリセ
ットされる（第６図（ｂ）、（ｎ））。　その後、同一
のクロック信号ＣＬＫを計数するので、メモリモジュー
ル７〜メモリモジユール２２のアドレスカウンタは総て
同一のアドレス値をメモリ＃１からメモリ＃１６に供給
する。この動作がメモリモジュールに対し、外部からの
アドレス信号の供給を不要にしている。ＮＲ８Ｔは、メ
モリモジュールのアドレスカウンタをリセットすると共
に、分周器２３１及びカウンタ２３２もリセットしてい
る。分周器２３１はメモリモジュール内のアドレスカウ
ンタ（例えばカウンタ７０１）のビット数と同じ分周段
を有しており、更にクロック入力も共通のＣＬＫである
ので、分周器２３１の出力Ｃ３ＣＬＫとメモリモジュー
ルのアドレスカウンタの計数の一巡周期とは全く同一と
なる。即ち、ＮＲ８Ｔによるリセット動作の後、ＣＬＫ
に応動してメモリモジュール中のアドレスカウンタは０
〜２＋６１を繰り返し計数し、その都度分周器２３１は
、カウンタ２３２にクロック入力を加え、カウンタ２３
２の計数値を０から１つずつ歩進させる。従って、リセ
ット後には第６図（ｂ）、（ｄ）、（ｆ）、（ｇＬ（ｈ
）に示すようにＣ８１〜ｃｓｔｅはＣ８１から順次論理
１となる。これらの動作によってリセット後には先ずメ
モリ＃１のアドレス０がアクセスされ、ＣＬＫに応じて
アドレスが進み、メモリ＃１の最後のアドレス２１５−
１がアクセスされた後メモリ＃２のアドレスＯへと移る
（第７図（ｋ）、（１）、（ｍ）、　（ｎ））。　以下
同様にしてメモリ＃１〜メモリ＃１６の全アドレスを順
次アクセスする。

さて、録音した信号の途中をいきなり再生したい場合な
どに於いては、メモリ＃１〜メモリ＃１６の途中のメモ
リを直接アクセスする必要がある。

このような場合は始点指示回路２３４によって、アクセ
スしたいメモリの番号に対応した計数値をプリセット信
号としてカウンタ２３２にロードする。即ち、信号ＰＡ
ＧＥにメモリの番号に対応した計数値を設定した後、ロ
ード信号ＰＳＴを出力してカウンタ２３２にロードする
。第７図（ｄ）でＰＳＴの負パルスが発生した時、第７
図（ｃ）のＰＡＧＥ信号は、数値１４を示している。従
って、カウンタには計数値１４がロードされ、Ｃ８１５
が論理１となる（第７図（ｈ））。この様にしてメモリ
モジュールを多数接続していてもすべてのメモリに瞬時
にアクセスすることが出来る。

次に、本実施例のＰＣＭレコーダの録音動作について第
５図と第６図を参照しながら説明する。

録音時には記録再生切り換え回路２５は出力ＲＷＳＥＬ
を論理０とする（第６図（Ｃ））。マイクロホン等から
送られて来るアナログオーディオ信号は、ローパスフィ
ルタ１を経た後、ＡＤ変換器２でクロック信号ＣＬＫの
周期毎にディジタル化され、レジスタ３に一時記憶され
てデータバスＤＢＵＳに出力される。従って、ＤＢＵＳ
には、ＣＬＫの周期で次々とＡＤ変換されたディジタル
データが現われる（第６図（０））。ＮＲ８Ｔによるリ
セット後メモリモジュール７に属するメモリ＃１が選択
され、アドレス０から順番にアクセスされるが、第６図
（ｋ）、　（ｎＬ　（ｏ）に示す様に、アドレスの歩進
とＤＢＵＳのデータ更新とはどちらもＣＬＫに同期して
行なわれる。書き込み信号発生回路２６はＲＷＳＥＬと
ＣＬＫの論理和をとってＷＰとして出力するので、ＷＰ
は第６図の（１）および（ｍ）に示した様な信号波形と
なる。メモリへの書き込みは、メモリ選択信号の論理１
と、ＲＷＳＥＬの論理０及びＷＰの論理Ｏの３条件の論
理積で行なわれる。従って、リセット直後からは第６図
（ｋ）、（１）、（ｍ）、（ｎ）で示した様に、ＤＢＵ
Ｓ上のデータはメモリ＃１のアドレス０から連続したア
ドレスへ次々に書き込まれる。第６図（０）に於いて、
（Ｘ）はアドレスＸに書き込まれるデータ内容を表わす
。

次に、本実施例のＰＣＭレコーダの再生動作について第
５図と第７図を参照しながら説明する。

再生時には記録再生切り換え回路２５は出力ＲＷＳＥＬ
を論理１とする（第７図では示していない）。メモリ＃
１の先頭から再生する場合は同期信号発生回路２４から
ＮＲ８Ｔを出力してリセットシ、メモリ＃１のアドレス
Ｏをアクセスし、ＣＬＫに応じてアドレスを更新する（
第７図（ａ）、（ｋ）、（ｎ））。　アドレスが進んで
アドレス２１１．−１から再びアドレス０へ戻る時、Ｃ
８１は論理０に戻り代わりにＣ８２が論理１となり、メ
モリ＃２のアドレスＯの内容がＤＢＵＳに出力される（
第７図（ｋ）、（ＩＬ（ｍ）、（ｎ）、（ｏ）　）。こ
の様にして、メモリ＃１〜メモリ＃１６の内容が次々と
ＤＢＵＳ上に読みだされる。メモリ＃１〜メモリ＃１６
の途中から再生する場合は始点指示回路２３４によって
メモリの番号を指定する。なお、レジスタ３の出力はＲ
ＷＳＥＬの論理１によって禁止されているので、ＤＢＵ
Ｓ上でのデータの衝突はない。

ＤＢＵＳ上に出力されたディジタルデータはレジスタ４
に一時的に記憶された後、ＤＡ変換器５でアナログ信号
に変換され、ローパスフィルタ６を介して出力される。

その後増幅器で増幅されスピーカ等により空気中に放音
される。

本実施例のＰＣＭレコーダにおいては、前述の様にメモ
リとアドレスカウンタとを一体化したメモリモジュール
を用いている。そのためアドレス信号の配線が非常に少
なくてすみ、装置規模が小さくできる。従って、長時間
の録音再生が可能なＰＣＭレコーダが比較的容易に実現
できる。

つぎに本発明をＰＣＭレコーダに応用した別なる例を示
す。第８図は本発明を応用した別なるＰＣＭレコーダの
ブロック図である。第８図に於いて、１はローパスフィ
ルタであり、入力されるアナログオーディオ信号の高域
成分を抑圧して、折返し雑音の混入を防止する。２はＡ
Ｄ変換器であり、アナログ信号を８ビツトのディジタル
信号に変換する。３はレジスタでありＡＤ変換器２の出
力するディジタル信号を一時的に記憶する。４もレジス
タであり、レジスタ３及び後述するメモリに接続された
データバスＤＢＵＳ上の情報を一時的に記憶する。５は
ＤＡ変換器であり、レジスタ４に一時的に記憶されたデ
ィジタル情報をアナログ信号に変換する。６はローパス
フィルタであり、ＤＡ変換器５の出力から不要な高域成
分を除去する。７はメモリモジュールであり、アップダ
ウンカウンタ７０１及びＲＡＭ７０２からなる。８〜２
２も７と同様のメモリモジュールである。説明の都合上
メモリモジュール７〜メモリモジユール２２のＲＡＭを
メモリ＃１〜メモリ＃１６と呼ぶ。

（メモリモジュール８〜メモリモジユール２２は、図で
は省略した表現となっている。）２３はメモリ選択回路
であり、１５段の分周器２３１と、分周器２３１の出力
をクロック入力とする４ビツトのアップダウンカウンタ
２３２と、アップダウンカウンタ２３２の計数出力をデ
コードしてメモリ選択信号Ｃ８１〜Ｃ８１６を生成する
デコーダ２３３と、アップダウンカウンタ２３２にプリ
セット値を供給する始点指示回路２３４とからなる。

２４はメモリモジュール７〜メモリモジユール２２及び
分周器２３１に初期化信号ＮＲ８Ｔを供給する同期信号
発生回路である。２５はＰＣＭレコーダの記録動作と再
生動作の切り替え信号ＲＷＳＥＬを発生する記録再生切
り替え回路である。２６はメモリモジュール７〜メモリ
モジユール２２の書き込み信号ＷＰを生成する書き込み
信号発生回路であり、記録再生切り替え回路２５の出力
ＲＷＳＥＬとクロック信号ＣＬＫとの論理和を書き込み
信号ＷＰとして出力する。２７はクロック信号ＣＬＫを
生成してメモリモジュール７〜メモリモジユール２２及
び分周器２３１に供給するクロック発生回路である。２
８はメモリモジュール内のアップダウンカウンタ７０１
〜アツプダウンカウンタ２２１及びアップダウンカウン
タ２３２の計数の方向を切り替える方向切り替え回路で
ある。

以上の様に構成した本発明の実施例についてその動作を
説明する。この実施例は第５図で示した実施例と基本的
な動作は変わらないので異なる部分のみを説明する。第
８図の実施例が第５図の実施例と異なるのは、方向切り
替え回路２８を備え、その出力ＵＤＳＥＬによってアッ
プダウンカウンタ７０１〜アツプダウンカウンタ２２１
及びアップダウンカウンタ２３２の計数の方向を切り替
えるようにした点である。アップダウンカウンタ７０１
〜アツプダウンカウンタ２２１及びアップダウンカウン
タ２３２は、ＵＤＳＥＬが論理１である時は、カウント
アツプ動作をし、この場合には第５図の実施例によるＰ
ＣＭレコーダの動作となんら変わらない。しかし、ＵＤ
ＳＥＬが論理Ｏの時は、アップダウンカウンタ７０１〜
アツプダウンカウンタ２２１及びアップダウンカウンタ
２３２は、カウントダウン動作をしメモリアクセスの順
序は第５図の例とは逆になる。　　この様に構成したＰ
ＣＭレコーダでは、録音した音響信号を逆方向に再生す
ることができ磁気テープを用いた従来のレコーダに於け
る逆方向再生を実現できる。

以上、本発明を応用したＰＣＭレコーダとして第５図と
第８図の２つの例を説明したが、これらの例においてメ
モリモジュールの数やＲＡＭの種類等は本発明の主旨と
は関わりが無い。また始点指示回路２３４の構成は特に
説明していないが、チャタリング対策を施したスイッチ
回路等で容易に実現できる。同期信号発生回路２４及び
記録再生切り替え回路２５も同様である。書き込み信号
発生回路２６はオアゲートで構成できる。方向切り替え
回路２８もスイッチ回路で構成できる。

発明の効果以上の様に本発明は、メモリの各々にアドレスを供給す
るアドレスカウンタを備え、各々をメモリモジュールと
なし、このメモリモジュールの中のアドレスカウンタに
共通のクロック信号と共通の初期化信号とを入力する。

さらに複数のメモリモジュールから１つを選択する選択
回路を備え、この選択回路の出力によって選択されたメ
モリモジュールだけが前記データバスを介して情報の書
き込み／読み出しを行なうようにしているので、アドレ
ス信号の配線が配線規模を大きくすることを避け、装置
の大型化を防ぐことが出来る。また半導体メモリの大容
量化にも、パッケージの大型化を招くことがない。しか
も半導体メモリの端子数が少ないので人出力バッファで
の電力消費が少なく、低消費電力化が計れる。したがっ
て固体メモリをもちいた大容量ＰＣＭレコーダを実現す
ることが出来る。

本発明の要点は、メモリのアクセスを連続したアドレス
の順次読みだし及び書き込みに特定したことにある。通
常ＲＡＭ等の半導体メモリは不連続なアドレスをランダ
ムにアクセスできる。しかし音響信号の様に連続して読
みだし／書き込みがなされてはじめて意味のある情報の
場合には、このランダムアクセスの能力は無駄である。

ランダムアクセスの能力を捨てることでアドレス信号を
メモリに付属のアドレスカウンタで生成することが出来
、装置の小型化が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に於ける大規模メモリ装置の
ブロック図、第２図は大規模メモリ装置の従来例のブロ
ック図、第３図及び第４図は第１図の実施例に於ける大
規模メモリ装置の動作タイミング図、第５図は本発明を
応用したＰＣＭレコーダのブロック図、第６図及び第７
図は第５図のＰＣＭレコーダの動作タイミング図、第８
図は本発明を応用した別なるＰＣＭレコーダのブロック
図である。１００〜４００・・・・・・メモリ、　　５００〜８０
０・・・・・・カウンタ、　　９００・・・・・・メモ
リ選択回路、７〜２２・・・・・・メモリモジュール、
　　２３・・・・・・メモリ選択回路、　　２４・・・
・・・同期信号発生回路。

Claims

【特許請求の範囲】

（１）複数のメモリのデータバスをワイアード接続して
構成する大規模メモリ装置において、前記複数のメモリ
の各々にアドレスを供給するアドレスカウンタを備え、
各々をメモリモジュールとなし、前記メモリモジュール
の中の前記アドレスカウンタに共通のクロック信号と共
通の初期化信号とを入力し、さらに前記複数のメモリモ
ジュールの１つを選択する選択回路を備え、この選択回
路の出力によって選択されたメモリモジュールだけが前
記データバスを介して情報の書き込み／読み出しを行な
うことを特徴とするメモリ装置。
（２）選択回路に、メモリモジュールの中のアドレスカ
ウンタに入力した共通のクロック信号と共通の初期化信
号とを入力し、前記アドレスカウンタと同期動作させる
ことを特徴とする特許請求の範囲第１項記載のメモリ装
置。
（３）アドレスカウンタの供給するアドレスが、前記複
数のメモリモジュールの各々が有するアドレス空間全域
を表現しうることを特徴とする特許請求の範囲第２項記
載のメモリ装置。
（４）複数のメモリモジュールの各々に備えたアドレス
カウンタがアップダウンカウンタであり、さらに方向切
り替え手段を備え、この方向切り替え手段の出力により
前記アドレスカウンタの計数の方向を切り替えることを
特徴とする特許請求の範囲第３項記載のメモリ装置。
（５）複数のメモリセルを有するメモリ部と、少なくと
もメモリ部のアドレス空間の全域を表現し得るアドレス
カウンタとを同一の半導体チップに集積したことを特徴
とする半導体メモリ。
（６）アドレスカウンタがアップダウンカウンタである
にとを特徴とする特許請求の範囲第５項記載の半導体メ
モリ。
（７）メモリモジュールが特許請求の範囲第５項で記載
した半導体メモリであることを特徴とする特許請求の範
囲第２項記載のメモリ装置。
（８）メモリモジュールが特許請求の範囲第６項で記載
した半導体メモリであることを特徴とする特許請求の範
囲第２項記載のメモリ装置。
（９）アナログ信号をＡＤ変換器でディジタル信号に変
換して記録手段に記録し、再生時に前記記録手段からデ
ィジタル信号を順次読み出して、ＤＡ変換器で元のアナ
ログ信号に復元するＰＣＭレコーダに於て、前記記録手
段を特許請求の範囲第２項記載のメモリ装置で構成した
ことを特徴とするＰＣＭレコーダ。
（１０）アナログ信号をＡＤ変換器でディジタル信号に
変換して記録手段に記録し、再生時に前記記録手段から
ディジタル信号を順次読み出して、ＤＡ変換器で元のア
ナログ信号に復元するＰＣＭレコーダに於て、前記記録
手段を特許請求の範囲第３項記載のメモリ装置で構成し
たことを特徴とするＰＣＭレコーダ。
（１１）アナログ信号をＡＤ変換器でディジタル信号に
変換して記録手段に記録し、再生時に前記記録手段から
ディジタル信号を順次読み出して、ＤＡ変換器で元のア
ナログ信号に復元するＰＣＭレコーダに於て、前記記録
手段を特許請求の範囲第７項記載のメモリ装置で構成し
たことを特徴とするＰＣＭレコーダ。
（１２）アナログ信号をＡＤ変換器でディジタル信号に
変換して記録手段に記録し、再生時に前記記録手段から
ディジタル信号を順次読み出して、ＤＡ変換器で元のア
ナログ信号に復元するＰＣＭレコーダに於て、前記記録
手段を特許請求の範囲第８項記載のメモリ装置で構成し
たことを特徴とするＰＣＭレコーダ。