JPH0439750A - 高速記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばＩＣテスタのように高速動作が要求さ
れる装置の記憶装置として利用することができる高速記
憶装置に関する。

「従来の技術」 例えばＩＣテスタでは制御器としてコンピュータが用い
られ、測定データ等を高速処理してＩＣの良否の判定等
を行っている。

「発明が解決しようとする課題」 一般にコンピュータはＣＰＵと呼ばれる中央演算処理回
路と、この中央演算処理回路を所定の順序で動作させる
プログラムを収納したメモリと、データを収納するメモ
リとを具備し、これらのメモリは逐一中央演算処理回路
からアクセスされて書込、続出が実行される。

装置の規模が大きくなるに従って中央演算処理回路の仕
事量が増大するから中央演算処理回路の負担が重（なり
、処理速度が低下する不都合が生じる。

この発明の目的は、中央演算処理回路からメモリへのア
クセス回数を低減させ、少ないアクセス回数でメモリか
ら所望の量のデータを読み出したリ、書込みができる高
速記憶装置を提供しようとするものである。

「課題を解決するための手段」 この発明では、中央演算処理回路から与えられるアドレ
ス信号と、内部で生成されるアドレス信号とを選択して
メモリ本体に与えるマルチプレクサと、 中央演算処理回路から与えられるアドレス信号によって
読み出され、複数のデータブロックの先頭アドレスを記
憶したインデックス領域と、複数のデータブロックとを
具備したメモリ本体と、インデックス領域から読み出さ
れた各データブロックの先頭のアドレスを取り込んで、
このデータブロックを読み出すためのアドレス信号を発
生するアドレス発生装置と、 によって高速記憶装置を構成したものである。

この発明による高速記憶装置によれば、中央演算処理回
路がメモリ本体から必要とするデータを読み出すには、
そのデータを書き込んだデータブロックに割り当てた識
別符号を識別アドレス信号として出力すればよい。

この識別アドレス信号がメモリ本体のアドレス入力端子
に与えられる。メモリ本体は中央演算処理回路から与え
られた識別アドレスによりインデックス領域に書き込ま
れているインデックス領域をアクセスし、一致するイン
デックスデータを検索し、識別アドレスからその識別ア
ドレスに対応したデータブロックの先頭アドレスを読み
出す。

この先頭アドレスがメモリ本体から読み出されることに
より、アドレス発生装置１３はこの先頭アドレスから対
応するデータブロックを読み出すに必要なアドレスを発
生させ、このデータブロックに書き込まれているデータ
を読み出す。

従って、この発明によれば中央演算処理回路が行う仕事
の一部を高速記憶装置側で実行するから、中央演算処理
回路の仕事の負担が軽減される。よって中央演算処理回
路はメモリをアクセスする仕事の代わりに他の仕事を行
うことができる。

また、メモリ本体から読み出されるデータは中央演算処
理回路を介することなく読み出されるから、その続出速
度は高速である。よって装置全体の実行速度を高速化す
ることができる利点が得られる。

「実施例」 第１図にこの発明による高速記憶装置の一例を示す０図
中１０はこの発明による高速記憶装置、２０は中央演算
処理回路を示す。

この発明による高速記憶装置ｌＯはＲＡＭのようなメモ
リ本体１１と、このメモリ本体１１のアドレス入力端子
ＡＤＨの入力端に設けたマルチプレクサ１２と、メモリ
本体１１の続出出力端子Ｑに接続されたアドレス発生装
置１３と、制御器１４とによって構成される。

アドレス発生装置１３はメモリ本体１１から読み出され
る先頭アドレスを取り込むレジスタ１３Ａと、このレジ
スタ１３Ａに取り込まれた先頭アドレスからその先頭ア
ドレスで指定されるデータブロック内をアクセスするた
めのアドレスを生成するアドレスカウンタ１３Ｂとによ
って構成される。

アドレス発生装置１３から出力されるアドレス信号はマ
ルチプレクサ１２の入力端子Ｂに入力され、マルチプレ
クサ１２の切替えに応じてメモリ本体１１のアドレス入
力端子ＡＤＲに入力できる構造とされる。

通常マルチプレクサ１２ば出力端子Ｑを入力端子Ａ側に
接続した状態に維持され、中央演算処理回路２０から出
力される識別アドレスをメモリ本体１１に入力できる状
態で待機している。

メモリ本体１１にはインデックス領域と複数のデータブ
ロックとが設けられる。インデックス領域には各データ
ブロックの先頭アドレスがインデックスデータとして記
憶されている。このインデックスデータを中央演算処理
回路２０から送られて来る識別アドレスによって読み出
す。

つまり、中央演算処理回路２０はメモリ本体１１内の各
データブロックの先頭アドレスの位置を逐一演算しなく
ても各データブロックに付したラベル名のような識別ア
ドレスを出力すれば、その識別アドレスによってインデ
ックス領域の対応するアドレスがアクセスされ、各デー
タプロ・ンクの先頭アドレスが読み出される。

このように読み出されたデータプロ・ンクの先頭アドレ
スがメモリ本体１１から読み出され、アドレス発生装置
１３のレジスタ１３Ａにストアされる。

指定されたデータブロックの先頭アドレスがレジスタ１
３Ａにストアされると、その先頭アドレスがアドレスカ
ウンタ１３Ｂにプリセットされる。

アドレスカウンタ１３Ｂはそのプリセットされた先頭ア
ドレスから制御器１４に与えられるクロックＰＣに同期
してアドレスを＋１ずつ歩進させ、アドレス信号を生成
する。このアドレス信号はマルチプレクサ１２を通して
メモリ本体１１のアドレス入力端子ＡＤＲに与えられ、
先頭アドレスによって指定されたデータブロックが読み
出される。

「発明の効果」 以上説明したように、この発明によればメモリ本体１１
は中央演算処理回路２０を介することなく読み出される
ので、高速の読み出しが可能であしかも、中央演算処理
回路２０はメモリ本体１１に記憶したデータブロックの
先頭アドレスを逐−演算しなくて済むから、中央演算処
理回路の仕事量を軽減することができる。よって中央演
算処理回路はメモリのアクセスを行わなくて済む分、他
の仕事を行うことができる。この結果、装置全体の処理
速度を高速化することができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図である。 ｌＯ：高速記憶装置、１１：メモリ本体、１２：マルチ
プレクサ、１３ニアドレス発生装置、２０：中央演算処
理回路。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、中央演算処理回路から与えられるアドレス信
   号と、内部で生成されるアドレス信号とを選択してメモ
   リに与えるマルチプレクサと、Ｂ、中央演算処理回路か
   ら与えられるアドレス信号によって読み出され、複数の
   データブロックの先頭アドレスを記憶したインデックス
   領域と、複数のデータブロックとを具備したメモリ本体
   と、 Ｃ、インデックス領域から読み出された各データブロッ
   クの先頭アドレスを取り込んでこのデータブロックを読
   み出すためのアドレス信号を発生するアドレス発生装置
   と、 によって構成した高速記憶装置。