JPS58181165A - ベクトル演算プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はベクトル演算プロセッサに係り、特にベクトル
演算時のマイクロプログラミングを容易とするサポート
機能を有したベクトル演算プロセッサに関する。

行列やフーリエ変換の諸計算に代表されるようなベクト
ル演算を高速に行うものの１つに、パイプライン演算器
を用いたベクトル演算プロセッサがある。このパイプラ
イン演算器では、演算処理のだめの複数ステージが設け
られており、ある処理が順次この各ステージを流れてい
る間に、次の処理が続けてこの各ステージを流れていく
。

ｉ１図はかかるベクトル演算プロセッサの従来例を示す
もので、２個のレジスタ２００，４００、パイプライン
乗算及び加算器７００及び１０００゜これらへの入力を
選択するセレクタｉｏｏ、３００゜５００．６００，８
００．及び９００を肩しており、この他にメモリやアド
レス演算ユニット等の図示しないユニットがるる。各信
号ライン中にカッコ簀きで指示している数字はビット数
である。

他の図面でも同様に扱っている。

このうち、レジスタ２００及び４００は、読出しポイン
タＪＦＰＸ、ＲＰＹと書込みポインタｗｐｘ。

ＷＰＹによりアクセスされ、１マシンサイクルに１個の
データ読出し及び誓込みが可能なレジスタである。

又、乗算器７００及び加算器１０００は、米国特許４，
０７５，７０４争吟噌等で例示されるように、フローテ
ィング演算を３及び２ステージに分割して、データのオ
ーバラップ０に、ｌｉ、を可能にするパイプライン演算
器である。

このようなパイプライン演算器を用いてベクトルひ（ｊ
４’を夷イテする場合、異つ７ζデ一タ間の演算器でき
るだけオーバラップ芒ぜて一舅ルーブ會最も短かくする
ことにより、演算の筒速化が行われる。

このような狐ｓヶ次のフォー　トラン首ｌで記込さ才ｔ
だ簡単なベクトル演算を例として説明する。

上記の例は、正弦関数等の関数ベクトル演算を極めて単
純化したものである。プログラム（１〕においてＮ＝１
のときを第１因の構成のベクトル演算プロセッサで実行
する場合の手順をマイクロプログラム言飴としての１４
　Ｔ　Ｌ　（ｋｅｇ　ｉｓ　ｔｅｒ’［’ｒａｎｓｆｅ
ｒ　：［、ａｎｇｕａｇｅ　）　百飴で記述すると第２
図となり、又この手順をデータの流れを中心に記述する
と第３図（イ）、（ロ）、（ハ）となる。

即ち、ステップＳ１ではレジスタ４００のアドレス０に
格納さｎている内容ＲＥＧＹ　（０）　＝Ｃ（この設足
は１十Ｎ、開始時に図示しないホストコンピュータから
行わｎる。他のデータも同様）と、入力信号線１０エリ
１ＮＰ１（Ｘ（１））によって図示しないメモリから入
力されるデータＸ（１）が、それぞｎセレクタ８００及
び９００で選択さ扛て加算器１０００のｗ１１段ステー
ジに於て加算され始める。ステップＳ２では、加算器１
０００に於る加算の第２ステージが実行され、このマシ
ンサイクルでは加算器１０００内で自動的にステージの
移動が行われるので、演算の指定は不要（ＮＯＯＰ：　
ＮＯ０ＰＥＲＡＴＩＯＮ）となる。ステップＳ３では、
レジスタ２００のアドレス２に、ＲＥＧＸ（２）＝Ａが
格納されているとすると、ステップＳ２で得られた加算
器出力ＦＡ＝Ｆ　（１）がレジスタ２００のアドレスＯ
へ几ＥＧＸ（０）←Ｆ’Ａによりセレクタ１００を介し
て入力され、又セレクタ６００を介して乗算器７００へ
一方の入力として与えられる。更に）ｔＥＧＸ（２）＝
Ａもセレクタ５００を介して入力きれ、乗算器７００に
於て乗算Ｆ（１）ＸＡ（１）第１ステージが開始される
。乗算器７００この間の演算指定も不要となる。ステッ
プＳ６では、ステップＳ５迄で得られた結果ＦＭ＝Ａ−
Ｆ（１）とステップＳ３でレジスタ２００に格納された
ＲＥＧＸ（０）＝Ｆ（１）とが、そｎぞれセレクタ８０
０及び９００により選択されて加算器１０００に入力さ
れ、ステップ８７を経て加算される。この加算結果のＦ
Ａ＝Ｙ　（１）はＯＵ’ｆ’Ａにより出力線４０から図
示しないメモリへ出力される。

以上はプログラム（１）のＩ＝１だけの場合でるるか、
Ｉ＝１．２．・・・・・・、Ｎに対す演算、即ちベクト
ル演算を行わせる時はパイプライン処理、即ち添字Ｉ＝
１のデータの演算を実行している途中から添字Ｉ−２の
データの演算を開始するというように、添字の異るデー
タの演算をオーバラップさせ、全体として実効的な演算
時間を短縮させ９る。このため、■−１のステップＳ２
から■＝２のステップＳ１を開始し、■＝２のステップ
ｓ２からＩ−３のステップＳ１を開始する、というよう
に１マシンサイクルだけずらしたのでは第１図のハード
ウェアが不足となる。それはこの場仕、定常的にはステ
ップ８１〜８８のすべてを各Ｉに対して同時に実行する
ことになるが、例えば加算器１０００は２ステージしが
なく、一方ステップ８１．８２，８６．８７はいずれも
加算のどｎがのステージを異なるデータに対して実行す
る必要があるので、加算器１個のこの例ではこのような
多重処理は不可能である。

そこで第４図に示すように２ステツプ（２マシンサイク
ル）のずれで各添字工に対する演算をオーバラップさせ
れば、上記のようなハードウェア上の衝突はない。そし
て定常的には、第２図のステップ８１，８３，８５．８
７を添字Ｉ、Ｉ＋１、Ｉ＋２．Ｉ＋３のデータに対して
実行するサイクルと、ステップ８２，８４，８６．８８
を同様に実行するサイクルのくり返しになる。従ってこ
れをＲＴＬ４ｉで記述すると＠５図のフローが得られる
。

第５図では、ステップ８３０が第２図のステップｓ１．
ｓ３ｄ、ステップ８５０が第２図のステップ、ＳＬ、　
Ｓ３．　Ｓ５を、ステップ８７０及び８９０が第２図の
ステップ８１，８３．Ｓ５゜Ｓ７の動作を（異なる添字
データに対して）含んでおり、ステップＳ８０及び５１
００が第２図のステップ８２，８４，８６．８８を含ん
だものでめり、こ扛らにはＬＯＯＰＣＨＥＣＫ命令によ
り必要なくり返しく■＝１〜Ｎ）が終了したか否かを判
定する動作も含まｎる。

ところで、第４図で示したように２マシンサイクルすら
したパイグライン化を行っているにも拘らず、第５図の
くり返しループは４７７ンサイクル（４ステツプ）とな
っている。この理由は、第５図のステップ８７０で命令
几ＥＧＸ（０）←Ｆ’Ａにより加算結果Ｆ（Ｉ）がレジ
スタ２００のアドレスＯに人力され、そｒＬが１史われ
るのはステップ５ｉｏｏに達した時の命令ＦＭ＜十＞ｆ
ｔＥＧｘ（ｏ）に於てである。ところが、パイグライン
化のため、この間のステップ９０の命＠［ＥＸ（１）←
Ｆ’Ａによりレジスタ２００のアドレス１にはＦ（Ｉ＋
１）の値が格納される。従ってもしＦ（Ｉ）の値を同一
アドレス０に入れると、Ｆ（Ｉ）がレジスタからとり出
される時にはその値が誓換えられてしまうので、レジス
タ２００のアドレス０と１を交互に園うことによってこ
れを避けているためである。

従ってステップ８７０と８９０はレジスタ２００のアド
レスを示すＲＥＧＸ（０）と凡ＥＧＸ（１）が異なる以
外は同じであり、ステップ８０と１００でも同様でるる
。

このため、従来の装置では、くり返しループの部分のマ
イクロプログラムのステップ数が、本来必要なステップ
数の２倍となり、その内容も複雑となる。この問題は、
プログラム（１）で例としたような簡単なプログラムで
はさほど問題にならないが、一般の関数演算等の場合、
くり返しループのステップ数は数十ステップに及ぶため
、それがさらに２倍に増加すると、マイクロプログラム
のプロゲラはング及びそれを格納するコントロー（９） ルメモリの容量ｅ考えると大きな欠点となる。

本発明の目的は、上記の従来装置の問題点を解決して、
マイクロプログラミングが容易で、かつマイクロプログ
ラムのステップ数も少なくてすむパイプライン形のベク
トル演算プロセッサを提供することにおる。

本発明は、パイプライン演算によりベクトル演算を実行
する場合、レジスタ又はメモリに演算の中間結果を一時
記憶している間に次の添字に対する同種の中間結果も記
憶する必要が生じ死時には、これらの中間結果を読出し
て１史うのは、通常時間的に早く記憶さｎたものほど早
く能われることに着目し、このような性能をもつハード
ウェアとしてのファーストインファーストアウトバッフ
ァ（ＦＩＦＯバッファ）を設けて上述のような中間結果
データの処理をサポートするようにしたことを特徴とす
るものでるる。

以下、本発明を実施例により詳細に説明する。

第６図は本発明の一笑施例を示すもので、第１図と基本
的には同様な構成である。但し第１図では（１０） 省略したアドレス演算ユニット１１００、これによりア
ドレス指定される２つのメモリユニット２００゜１３０
０も図示されており、第１図のレジスタ２００゜４００
に該当するものは１つのレジスタ４５０として示されて
いる。但しこのレジスタ４５０は２つの読み出しくポイ
ンタＲＰＩ、ＲＰ２による）と１つの書込み（ポインタ
ＷＰによる）を同時に行える２ボートレジスタである。

ＦＩＦＯバッファ２５０は本発明の特徴とするもので、
入力及び出力制御信号ＷＥ、ＲＥにより制御される。パ
イプライン型の乗算器７００　（３ステージ）及び加算
器１０００（２ステージ）への上記各メモリユニット、
レジスタ、ＰＩＦ”０バツフア等からの入力は、本例で
はゲート群０１〜Ｇ６を通して所要のデータを入力バス
Ｂ１〜Ｂ４へのせることにより行われる。

アドレス演算ユニット１１００は、レジスタ１１２０の
一方の出力データ、メモリーユニット１２００．１３０
０の出力データのいずれかがセレクタ１１３０で選択さ
れたものと、レジスタ１１２０の（１１） もう−万の出力データとに演算器（ＡＬＬＹ）１１１０
でｍｘｒ行い、その結果をレジスタ１１２０．メモリア
ドレスレジスタ１２２０．１３２０ヘセツトする。

各メモリーユニット１２００，１ａｏｏｕ、アドレスレ
ジスタ１２２０．１３２０にセットされたアドレスのデ
ータを、１マシンサイクルかけて読出して絖出しレジス
タ１２５０．１３５０ヘセツトするか、ある−ハそのア
ドレスへ、セレクタ１２４０．１３４０を介して乗算器
７００又は加算器１０００から書込みレジスタ１２３０
．１３３０にセットさｎてぃたデータを１マシンサイク
ルかけて誉込む。更に、アドレスレジスタ１２２０．１
３２０はカウンタより構成さｎており、１［ＡＬＵｌｌ
ｌｏからセットさオすると、±１することにより連続し
たアドレスのデータの＠み出しめるいは誉き込みができ
る構成となっている。

ＦＩＦＯバッファ２５０への誉込み及び読出しは、前述
したように制御信号）ＬＥ及びＷＥにより行われ、書込
まれるのは７Ｊｌｌｘ器１０００めるいは乗算器７００
の出力の内、セレクタ１００により選択さく１２） Ｔ′したもので、又ＦＩＦＯバッファ２５０の出力は本
例では加算器１０００へ転送される。

同様に、レジスタ４５０への入力は、加算器１０００、
乗算器７００の出力のいずれかがセレクタ３００により
選択されたものであり、出力は乗算器７００．加算器１
０００へ転送可能である。

第７図はＦＩＦＯバッファ２５０の構成例で、これは２
ワードバツフアの場合である。同図に於て、書込み点指
定用の７リツプフロツプ２５４のオフ又はオンに応じて
書き込み点コントロール回路２５５からレジスタ２５１
又は２５２に書込み信号が出力され、同様に読出し点指
定用のフリップフロップ２５７のオン又はオフに応じて
、レジスタ２５２又は２５１の内容が読出されるように
、絖出し点コントロール回路２５８が出力セレクタ２５
３を制御する。更に谷コントロール回路２５５及び２５
８は、１つの曹込みあるいは読出しを行う毎に、フリッ
プフロップ２５４及び２５７の状態を反転させるから、
第２図の２ワードバツフアは２ワード長の待行列、即ち
ＦＩＦＯバッファとしく１３） て動作する。

以上が第６図の実施例の概要であり、これらの各ユニッ
ト、例えば各セレクタ、ゲートＧｌ〜Ｇ４、レジスタ、
Ｉｉ”ｌＦＯバッファの読み／省き等はマイクロプログ
ラムにより制御さｎる。

次に本実施例の動作を、従来装置の例として用いたプロ
グラム（１）により説明する。まず、プログラム（１）
のループで、Ｉ＝１の時の演算を第６図の実施例で実行
させる時のマイクロプログラムのフローをＲＴＬ言語で
記述すると第８図のようになる。但し同図に於て、ＲＥ
Ｇｌ（０）。

ＲＥＧ２　（０）は読出しポインタＲ，Ｐｉ、ＲＰ２が
そｎぞれ０の時にレジスタ４５０の指定されるアドレス
の内容を示し、これらには演算開始前にプログラム（１
）の定数Ｃ及びＡが格納されており、又読出しレジスタ
１２５０にはデータＸ（１）がセットされているとする
。

第８図に於て、ステップＰ１ではＲ，ＥＧＩ　（０）＝
Ｃと読出しレジスタ１２５０の内容Ｘ（１）が加算器１
０００に入力され、ステップＰ２ｔ−Ｈての演（１４） 算結果ＦＡ−Ｆ（１）が得られる。ステップＰ３では、
命令ＦＩＦＯ←ＦＡによりその結果Ｆ’Ａが、出力信号
４０、セレクタ１００金介してＦＩＦＯバッファ２５０
に入力場ｎる。同時に命令ＲＥＧ２（０）　＜Ｘ＞Ｆ”
Ａにより、加算器出力Ｆ”ＡはゲートＧ６を介して、又
定数Ａがレジスタ４５０からポインタＢＰ２＝０により
読み出されて、それぞれ乗算器７００へ入力され、乗算
が開始される。

乗算は３ステージ（１ステツプは１ステージと同じ時間
）であるので、乗算はステップＰ４．Ｐ５を経て完了す
る。ステップＰ６では命令ＦＭ＜＋＞ＦＩＦＯにより、
乗算結果Ｆ’Ｍ＝ＡＦ　（１）がゲートＧ５を介して、
又ＦｉＦＯバッファ２５０からＦ（１）が耽出さｎｌそ
れぞれ加算器１０００に入力され、加算が開始される。

２ステージの加算がステップＰ７を経て終ると、ステッ
プＰ８の命令ＭＷＲ２←Ｆ’Ａにより加算結果Ｆ’Ａ＝
Ｙ　（１）が、セレクタ１３４０を介して誓込みレジス
タ１３３０ヘセツトされる。同時に命令ＭＡＲ２←ＡＬ
ＵＶＣより、ＡＬＵＩＩＩＯで算出されたアドレスレジ
スタ（１５） １３２０にセットされ、メモリ１３１０のこのアドレス
への書込みレジスタ１３３０にセット芒れた結果Ｙ（１
）の書込みが起動される。

以上の演算ステップは添字Ｉ＝２．３，４．・・・に対
しても同様でめるが、これを従来例と同様にパイプライ
ン化すると、第９図に示すように各添字工に対して２ス
テツプずつずらせたものとなる。

これに対応するループ構成のマイクロプログラムは、第
１０図に示すような２ステツプのみのくり返しループを
もつフローとなる。

即ち、第１０図に於て、ステップＰＬＯは第８図のステ
ップＰ１に対応するが、パイプライン化のために、命令
ＭＡＲＩ←ＭＡ　Ｒ１＜十＞　１によりカウンタ構成の
アドレスレジスタ１２２０の内容を＋１して、ステップ
Ｐ３０に於る加算命令１’ｔＢＧ１　（０）＜十＞ＭＲ
ＲＩのために次のデータＸ（２）のメモリ１２１０から
の読出しを起動するものであり、これはステップＰ３０
．Ｐ５０゜Ｐ２Ｏの命令ＭＡＲＩ←ＭＡＲＩ＜十＞１に
ついても同様である。又、ステップＰ８０の５命令（１
６） ＭＡＲ２←ＭＡＲ２＜十：＞１もアドレスレジスタ１３
２０の内容を＋１し、ループを一周して再びステップＰ
８０へ戻った時の演算結果Ｙ（Ｉ）の格納番地を更新す
るものである。従って初期値としては、（Ｙ（１）のア
ドレス）−１の値が、レジスタ１３２０にセットされて
いる。

ステップＰ３０では、ステップＰＩＯと同じ動作を、命
令ＲＥＧＩ　（０）＜十＞ＭＡＲＩ、ＭＡＲ←ＭＡＲＩ
＜十＞１により添字Ｉ＝２に対して実行し、かつ命令Ｆ
ＩＦＯ←ＦＡ、ＲＥＧ２　（０）＜ｘ＞ｖｈによって第
８図のステップＰ３に対応する動作を、■＝１のデータ
に対して実行する。

更にステップＰ５０では、ステップＰ３０と同じ動作を
添字を１ふやしたものについて実行する。

そしてこの時点ではＦＩＦＯバッファ２５０には、ステ
ップＰ３０．Ｐ５０の命令Ｆ’ＩＦ’０４−ＦＡにより
Ｆ（１）、Ｆ（２）の値が順次格納されており、従来の
第５図のステップ８３０，８５０に於るＲＥＧＸ（０）
←ＦＡ、ＲＥＧＸ（１）←ＦＡのように異なる命令を必
要としないことが特徴となって（１７） いる。

ステップＰ６０では、命令ＦＭ＜十＞ＦＩＦＯによりＩ
＝１に対する乗算結果ＦＭ＝Ａ−Ｆ（１）とＦＩＦＯバ
ッファ２５０に最初にステップＰ３０で入力されたＦ（
１）が加算開始される。このためにはＦＩＦＯバッファ
２５０は第７図で説明したように２ワード構成であれば
よい。

続いてループへ入って、ステップＰ７０ではステップＰ
５０と同じ動作を更に添字を１大きくしたものについて
実行し、ステップＰ８０ではステップＰ６０に開始され
た加算の結果Ｆ’Ａ＝Ａ−Ｆ（１）十Ｆ（１）を、命令
ＭＷＲ２←Ｆ’Ａにより誉込みレジスタ１３２０ヘセツ
トし、命令ＭＡＲ，２←ＭＡＲ２く＋〉１により前述の
ようにメモリ１３１０の、次の格納（Ｉ＝２）のための
アドレス更新を行い、虹に命令ＦＭ＜＋＞ＦＩＦＯによ
って、ステップＰ６０のＩ＝２とした時の加算ＡＦ　（
２）＋Ｆ（２）を開始する。又命令ＬＯＯＰＣＨＥＣＫ
は、アドレス演算ユニツ）　１１００内のレジスタ１１
２０に予めくり返し回数Ｎをセットしておき、ステップ
Ｐ７０（１８） でこれをＡＬＵＩＩＩＯにより１減じ（この命令は第１
０図では省略した）、ステップＰ８０でＯになったかど
うかをしらべるもので、０になった時終了としてＥＮＤ
へ出る。０でない時はステップＰ７０へもどりループを
くり返す。

以上のマイクロ命令によりプログラム（１）が実行され
るが、従来の第５図と比べると、ステップＰ３０．Ｐ５
０と同様、ステップＰ７０に於ても、各添字Ｉに対応す
る中間加算結果ＦＡ＝Ｘ（Ｉ）十〇＝Ｆ　（Ｉ　）は同
一形式の命令ＦＩＦＯ←ＦＡによりＦＩＦＯバッファ２
５０へ順次格納され、ステップＰ８０では命令Ｆ’Ｍ＜
十＞ＦＩＦＯにより、この命令より以前に入力さｎたも
ののうち２つ前の入力データがＦ（Ｉ）として自動的に
とり出され、その時の加算結果ＦＭ＝ＡＦ’　（Ｉ）と
加算される。

こｎは、ＦＩＦＯバッファを有しない従来装置の場合の
第５図と比べると、ステップ８７０〜ｓｉｏ。

に於て、中間結果Ｆ（Ｉ）をバイグライン化のためにＲ
ＥＧＸ（０）、ＲＥＧＸ（１）と区別して格納、読出し
ていたのに比べ、グログラム上、極めて簡（１９） 単化されることを示しており、ループは２ステツプで構
成可能となり、プログラミングも中間結果格納レジスタ
のアドレスを意識せずに作れるから容易となる。

特に、フォートランプログラム（１）は、極めて簡単な
例となっているが、夾際の関数演算の例では、多くのユ
ニットが同一マシンサイクルで並列に動作し、第６図の
セレクタ、バッファ等も複雑に制御されることになるか
ら、くり返し部分が１０ステップ以上となり、本発明に
よると、このくり返し部分が大幅に縮小されることの結
果は極めて太きい。

なお、関数演算等でマイクロプログラミングにより評価
した結果によると、Ｆ’ＩＦ’０バッファの容ｔは、２
ワードとすれば多くの場合十分であることが示される。

又、メモリユニット１２００．１３００．レジスタ４５
の出力は、乗算器７００．加算器１０００の左右の入力
に接続されているが、これは、乗算器出力が、加算器の
左入力にしか接続されておらず、（２０） また加算器の出力が乗算器の右入力にしか接続さｎてい
ないため、入力が非対称となっており、また加算器１０
００の機能自体も非対称となっているため、乗算器７０
０、加算器１０００への左右の入力の組合せが任意にで
きるようにするためでるる。

一方、Ｆ工ＦＯバッファ２５０の出力は力ロ算器１００
０の左右の入力にしか接続されていないが、関数演算等
の例では、加算器への入力だけで、十分効果かめること
が判っている。但し、これらの接続関係の種々の変更に
対しても、本発明を適用できることは明らかである。

以上の説明から明らかなように、本発明によれば、演算
器のバッファレジスタをアドレス方式によりアクセスす
る従来方法に比較して、ベクトル演算に対するループ演
算部のステップ数を大幅に減少させることができ、又マ
イクロプログラムの作成を容易化できるという効果が弗
る。

【図面の簡単な説明】

第１図は従来のベクトル演算プロセッサの構成例を示す
ブロック図、第２図は第１図のグロセツ（２１） すに対するマイクロプログラム例を示す図、第３図（イ
）、（ロ）、（ハ）は第２図のプログラムによる演算を
データの各ハード上への死れで示した図、第４図は第２
図のプログラムを添字を変えてくり返す時のパイプライ
ン処理ステップの説明図、第５図は第４囚に対応するパ
イプライン処理演算のマイクロプログラムフローを示し
た図、第６図は本発明の一実施例を示す図、８７図は本
発明の特徴とするＦ工ＦＯバッファの構成例を示す図、
第８図は第６図の一実施例に対するマイクロプログラム
例を示す図、第９図は第８図のプログラムを添字を変え
てくり返す時のパイプライン処理ステップの説明図、第
１０図は第９図に対応するパイプライ／処理演算のマイ
クロプログラムフローを示す図でめる。 ２５０・・・ＦＩＦＯバッファ、４５０・・・レジスタ
、７００・・・乗算器、１０００・・・加算器、１１０
０・・・アドレス演算ユニツ）、１＊ｏｏ、１３００・
・・メモリユニット。 ｆｌ；塀人　弁理士　秋本正実 （２２） 茅１目 ２ｎ 第２　目 茅３囚 （イ２ ３２７− δ３ 茅３０ （ロ） 、Ｓｌ 第３目 （ハ） 第４−　目 （釆余りＭ乱むルーフつ 第７目 茅８　目 ＄７　目 （＃す返（〕＋−７つ 茅ｔｏ　　目 ｌＯ ）［″ Ｂｃ

Claims (1)

1. 【特許請求の範囲】 １、複数の変数を一括して添字で区別されるベクトル変
   数とし、１回の繰り返し毎に上記添字を変化させて演算
   するベクトル演算を、パイプライン演算器により実行す
   るように構成したベクトル演算プロセッサに於て、上記
   くり返し毎の演算の中間結果として算出されるデータで
   あって、かつ上記くり返しに対して順次算出された後の
   時点でその最初のものが続く演算のために上記演算器へ
   入力さｎるようなデータを一時記憶するための、時間的
   に先に入力されたデータから順に出力する、ＦＩＦＯバ
   ッファを設けたことを％徴とするベクトル演算プロセッ
   サ。 λ　前記ＦＩＦＯバッファを、前記パイプライン演算器
   の１マシンサイクルに１個のデータ入力及び１個のデー
   タ出力を同時に行えるように構成したことを特徴とする
   特許請求の範囲第１項記載のベクトル演算プロセッサ。 ３、前記１？１１ｉ”ｏバッファの格納データ数を２と
   したことを特徴とする特許請求の範囲第１項又は第２項
   記載のベクトル演算プロセッサ。 ４、前記パイプライン演算器を、１個のバイグライン加
   算器と１個のパイプライン乗算器から構成するとともに
   、該パイプライン加算器及び乗算器の出力が前記Ｆ’Ｉ
   ＦＯバッファへ入力可能であり、かつ該ＦＩＦＯバッフ
   ァの出力が上記バイグライン加算器及び乗算器の双方又
   は一方へ入力可能であるように構成したことを特徴とす
   る特許請求の範囲第１項記載のベクトル演算プロセッサ
   。