JPS593641A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS593641A JPS593641A JP11325782A JP11325782A JPS593641A JP S593641 A JPS593641 A JP S593641A JP 11325782 A JP11325782 A JP 11325782A JP 11325782 A JP11325782 A JP 11325782A JP S593641 A JPS593641 A JP S593641A
- Authority
- JP
- Japan
- Prior art keywords
- address
- control
- control data
- circuit
- register
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、複数の制御記憶回路から続出した制御データ
を選択して被制御回路を制御するマイクロプログラム制
御装置に関するものである。
を選択して被制御回路を制御するマイクロプログラム制
御装置に関するものである。
従来技術と問題点
従来のマイクロプログラム制御装置は、単一の制御記憶
回路を設けて命令コードで指定された先頭アドレスから
制御データを読出し、その制御データによりゲート回路
や演算回路等の被制御回路を制御して、データの処理を
行う−ものであった。
回路を設けて命令コードで指定された先頭アドレスから
制御データを読出し、その制御データによりゲート回路
や演算回路等の被制御回路を制御して、データの処理を
行う−ものであった。
この制御データの増加に伴って制御記憶回路の記憶容量
を増大することになるが、それにより続出時間が長くな
る。又続出された制御データの一部を次の続出アドレス
とする構成に於ては、分岐する場合の制御データの割付
けが容易でないものとなる欠点があった。
を増大することになるが、それにより続出時間が長くな
る。又続出された制御データの一部を次の続出アドレス
とする構成に於ては、分岐する場合の制御データの割付
けが容易でないものとなる欠点があった。
発明の目的
本発明は、複数の制御記憶回路を設けて、同時に読出さ
れた制御デニタの選択及び各制御記憶回路のアクセス制
御を行うことにより、歩容量の制御記憶容量で制御デー
タの記憶を可能とし且つ高速制御を可能とすることを目
的とするものである。以下実施例について詳細番こ説明
する。
れた制御デニタの選択及び各制御記憶回路のアクセス制
御を行うことにより、歩容量の制御記憶容量で制御デー
タの記憶を可能とし且つ高速制御を可能とすることを目
的とするものである。以下実施例について詳細番こ説明
する。
発明の実施例
第１図は本発明の実施例の要部ブロック図であり、２個
の制御記憶回路Ｃ３Ｉ、Ｃ３２を設けた場合についての
ものである。同図に於て、ＡＤＩ、ＡＤ２はアドレスレ
ジスタ、Ｃ３ＤＲは制御データレジスタ、０１〜Ｇ４は
ゲート回路、ＡＤＤは→−１を行う加算回路、ＢＤはゲ
ート回路Ｇ３゜Ｇ４の何れか一方を開くように制御する
信号を出力する分岐決定回路、ＡＬＵは被制御回路とし
ての一例の演算回路、ＯＰＩ、ＯＦ２は第１．第２のオ
ペランドのレジスタ、Ｒは演算結果を保持する！レジス
タ、ＯＰＣは命令コード、ＤＦはデータフロー状態信号
である。各制御記憶回路Ｃ３１゜Ｃ３２は、次の読出し
のアドレスを示すアドレス部ｆａ＋と、各部を制御する
制御信号を形成する制御データ部（ｂ）と、分岐条件を
示す分岐条件部（Ｃ１とを格納しているものであり、制
御データ部（ｂｌと分岐条件部（Ｃ）とは、制御データ
選択回路を構成するゲート回路Ｇ３．Ｇ４により選択さ
れて制御データレジスダＣ３ＤＲにセットされる。この
分岐条件部（Ｃ１は分岐決定回路ＢＤへ分岐条件信号と
して加えられる。制御記憶回路Ｃ３１，Ｃ３２をアクセ
スする為のアドレスレジスタＡＤＩ、ＡＤ２は、命令コ
ードｏｐｃ、読出された次の続出アドレスデータ又は相
互のアドレスデータの何れかがゲート回路Ｇｌ、Ｇ２等
から構成されるアドレス選択回路により選択されてセッ
トされるものであり、そのアドレス選択回路は外部から
のタイミング信号で制御される。それにより制御記憶回
路Ｃ３ｌＣ３２のアクセス順序を任意に変更することが
できるものとなる。更に読出された制御データをゲート
回路Ｇ３．Ｇ４で選択して制御データレジスタＣ３ＤＲ
にセットするものであるから、分岐条件に応じた制御デ
ータを演算回路ＡＬＵ等の被制御回路に加えることがで
きる。
の制御記憶回路Ｃ３Ｉ、Ｃ３２を設けた場合についての
ものである。同図に於て、ＡＤＩ、ＡＤ２はアドレスレ
ジスタ、Ｃ３ＤＲは制御データレジスタ、０１〜Ｇ４は
ゲート回路、ＡＤＤは→−１を行う加算回路、ＢＤはゲ
ート回路Ｇ３゜Ｇ４の何れか一方を開くように制御する
信号を出力する分岐決定回路、ＡＬＵは被制御回路とし
ての一例の演算回路、ＯＰＩ、ＯＦ２は第１．第２のオ
ペランドのレジスタ、Ｒは演算結果を保持する！レジス
タ、ＯＰＣは命令コード、ＤＦはデータフロー状態信号
である。各制御記憶回路Ｃ３１゜Ｃ３２は、次の読出し
のアドレスを示すアドレス部ｆａ＋と、各部を制御する
制御信号を形成する制御データ部（ｂ）と、分岐条件を
示す分岐条件部（Ｃ１とを格納しているものであり、制
御データ部（ｂｌと分岐条件部（Ｃ）とは、制御データ
選択回路を構成するゲート回路Ｇ３．Ｇ４により選択さ
れて制御データレジスダＣ３ＤＲにセットされる。この
分岐条件部（Ｃ１は分岐決定回路ＢＤへ分岐条件信号と
して加えられる。制御記憶回路Ｃ３１，Ｃ３２をアクセ
スする為のアドレスレジスタＡＤＩ、ＡＤ２は、命令コ
ードｏｐｃ、読出された次の続出アドレスデータ又は相
互のアドレスデータの何れかがゲート回路Ｇｌ、Ｇ２等
から構成されるアドレス選択回路により選択されてセッ
トされるものであり、そのアドレス選択回路は外部から
のタイミング信号で制御される。それにより制御記憶回
路Ｃ３ｌＣ３２のアクセス順序を任意に変更することが
できるものとなる。更に読出された制御データをゲート
回路Ｇ３．Ｇ４で選択して制御データレジスタＣ３ＤＲ
にセットするものであるから、分岐条件に応じた制御デ
ータを演算回路ＡＬＵ等の被制御回路に加えることがで
きる。
ゲート回路０１〜Ｇ４を制御する分岐決定回路ＢＤは、
制御データレジスタＣ３ＤＲの分岐条件部（Ｃ１の内容
と、データフロー状態信号ＤＦとにより、ゲート回路ｃ
ｉ、Ｇ４又はゲート回路Ｇ２゜Ｇ３を開くかを決定する
信号（ｘｉ、 （ｙ）を出力するものである。その信号
（×）と信号（ｙｌとは相補形式のものであり、一方が
オンならば他方はオフとなるものである。従ってアドレ
スレジスタＡＤＩには、信号Ｔｙ）がオンのとき制御記
憶回路Ｃ３Ｉから読出された次のアドレスを示すアドレ
ス部（ａｌの内容がセットされ、信号（Ｘ）がオンのと
きアドレスレジスタＡＤ２の内容に加算回路ＡＤＤによ
り＋１された内容がセットされる。同様に、アドレスレ
ジスタＡＤ２には、信号（ｙ）がオンのときアドレスレ
ジスタＡＤＩの内容がセットされ、信号Ｏｆ１がオンの
とき制御記憶回路Ｃ３２から読出された次のアドレスを
示すアドレス部ｉａ）の内容がセットされる。
制御データレジスタＣ３ＤＲの分岐条件部（Ｃ１の内容
と、データフロー状態信号ＤＦとにより、ゲート回路ｃ
ｉ、Ｇ４又はゲート回路Ｇ２゜Ｇ３を開くかを決定する
信号（ｘｉ、 （ｙ）を出力するものである。その信号
（×）と信号（ｙｌとは相補形式のものであり、一方が
オンならば他方はオフとなるものである。従ってアドレ
スレジスタＡＤＩには、信号Ｔｙ）がオンのとき制御記
憶回路Ｃ３Ｉから読出された次のアドレスを示すアドレ
ス部（ａｌの内容がセットされ、信号（Ｘ）がオンのと
きアドレスレジスタＡＤ２の内容に加算回路ＡＤＤによ
り＋１された内容がセットされる。同様に、アドレスレ
ジスタＡＤ２には、信号（ｙ）がオンのときアドレスレ
ジスタＡＤＩの内容がセットされ、信号Ｏｆ１がオンの
とき制御記憶回路Ｃ３２から読出された次のアドレスを
示すアドレス部ｉａ）の内容がセットされる。
第２図は制御記憶回路Ｃ３Ｉ、Ｃ３２の説明図であり、
第３図に示す制御シーケンスを実現する場合の一例を示
すものである。命令コードｏＰｃにより先頭アドレスと
して１番地が指定されたとすると、アドレスレジスタＡ
、Ｄ１．ＡＤ２にはその１番地のアドレス信号がセット
され、制御記憶回路Ｃ３Ｉ、Ｃ３２の１番地から制御デ
ータａ。
第３図に示す制御シーケンスを実現する場合の一例を示
すものである。命令コードｏＰｃにより先頭アドレスと
して１番地が指定されたとすると、アドレスレジスタＡ
、Ｄ１．ＡＤ２にはその１番地のアドレス信号がセット
され、制御記憶回路Ｃ３Ｉ、Ｃ３２の１番地から制御デ
ータａ。
ｂが読出される。このとき分岐決定回路ＢＤがらの信号
（ｙ）をオンとするように設定しておくものである。そ
れにより制御データａが制御データレジスタＣ３ＤＲに
セットされる。この制御データａにより演算回路−ＡＬ
Ｕ等の被制御回路が制御される。なおこの制御データを
デコート′回路でデコードして各部の制御信号とするよ
うに、制御データを構成することもできる。
（ｙ）をオンとするように設定しておくものである。そ
れにより制御データａが制御データレジスタＣ３ＤＲに
セットされる。この制御データａにより演算回路−ＡＬ
Ｕ等の被制御回路が制御される。なおこの制御データを
デコート′回路でデコードして各部の制御信号とするよ
うに、制御データを構成することもできる。
前述の制御データａが制御データレジスタにセットされ
るタイミングに於て、分岐決定回路ＢＤからの信号（ｙ
ｌがオンであることにより、アドレスレジスタＡＤＩの
内容がゲート回路Ｇ２を介してアドレスレジスタＡＤ２
にセットされる。即ち１番地のアドレス信号がセットさ
れる。なお制御記憶回路Ｃ３Ｉ、Ｃ３２の１番地のアド
レス部（ａｌは次のアクセス番地を指定していないので
、アドレスレジスタＡＤ２にアドレスレジスタＡＤＩの
内容がゲート回路Ｇ２を介してセットされるが、アドレ
スレジスタＡＤＩには何もセットされないものとなる。
るタイミングに於て、分岐決定回路ＢＤからの信号（ｙ
ｌがオンであることにより、アドレスレジスタＡＤＩの
内容がゲート回路Ｇ２を介してアドレスレジスタＡＤ２
にセットされる。即ち１番地のアドレス信号がセットさ
れる。なお制御記憶回路Ｃ３Ｉ、Ｃ３２の１番地のアド
レス部（ａｌは次のアクセス番地を指定していないので
、アドレスレジスタＡＤ２にアドレスレジスタＡＤＩの
内容がゲート回路Ｇ２を介してセットされるが、アドレ
スレジスタＡＤＩには何もセットされないものとなる。
又制御記憶回路Ｃ３Ｉの分岐条件部（Ｃ）が１であ葛と
き、データフロー状態信号ＤＦが分岐条件を示すもので
ない場合には、分岐決定回路ＢＤは信号（Ｘ）をオンと
する構成のものであり、制御記憶回路Ｃ３２の分岐条件
部（Ｃ１が０であるとき、データフロー状態信号ＤＦが
分岐条件を示すものｒない場合には、分岐決定回路ＢＤ
は信号（ｙ）をオンとするものである。これらの分岐条
件部（Ｃ１と分岐決定回路５Ｄの論理構成とは、前記以
外の任意の構成とすることができるものである。
き、データフロー状態信号ＤＦが分岐条件を示すもので
ない場合には、分岐決定回路ＢＤは信号（Ｘ）をオンと
する構成のものであり、制御記憶回路Ｃ３２の分岐条件
部（Ｃ１が０であるとき、データフロー状態信号ＤＦが
分岐条件を示すものｒない場合には、分岐決定回路ＢＤ
は信号（ｙ）をオンとするものである。これらの分岐条
件部（Ｃ１と分岐決定回路５Ｄの論理構成とは、前記以
外の任意の構成とすることができるものである。
アドレスレジスタＡＤ２のセット内容で制御記憶回路Ｃ
３２がアクセスされて、その１番地から制御データｂが
再び読出されたとき、前述の関係から分岐決定回路ＢＤ
の信号（Ｘ）がオンとなり、制御データｂが制御データ
レジスタＣ３ＤＲにセットされる。そのタイミングに於
てゲート回路Ｇ１が開かれるので、アドレスレジスタＡ
Ｄ２の内容が加算回路ＡＤＤにより＋１されてアドレス
レジスタＡＤＩにセットされる。制御記憶回路Ｃ３２の
１番地のアドレス部（ａｌも次のアドレス指定をしてい
ないものであるから、アドレスレジスタＡＤ２には何も
セットされないものとなる。そして制御記憶回路Ｃ３２
の１番地の分岐条件部ｆｃ）はＯであるから、分岐決定
回路ＢＤは信号（ｙｌをオン、とする。
３２がアクセスされて、その１番地から制御データｂが
再び読出されたとき、前述の関係から分岐決定回路ＢＤ
の信号（Ｘ）がオンとなり、制御データｂが制御データ
レジスタＣ３ＤＲにセットされる。そのタイミングに於
てゲート回路Ｇ１が開かれるので、アドレスレジスタＡ
Ｄ２の内容が加算回路ＡＤＤにより＋１されてアドレス
レジスタＡＤＩにセットされる。制御記憶回路Ｃ３２の
１番地のアドレス部（ａｌも次のアドレス指定をしてい
ないものであるから、アドレスレジスタＡＤ２には何も
セットされないものとなる。そして制御記憶回路Ｃ３２
の１番地の分岐条件部ｆｃ）はＯであるから、分岐決定
回路ＢＤは信号（ｙｌをオン、とする。
次のタイミングでアドレスレジスタＡＤＩの内容で制御
記憶回路Ｃ３Ｉがアクセスされる。この場合アドレスレ
ジスタＡＤＩの内容は２番地を示すものとなっているの
で、制御データＣが読出され、信号（ｙｌがオンである
ことにより、ゲート回路Ｇ３を介して制御データレジス
タＣ３ＤＲに制御データＣがセットされる。このセット
のタイミングでアドレスレジスタＡＤＩの内容の２番地
がケート回路Ｇ２を介してアドレスレジスタＡＤ２にセ
ットされ、又制御記憶回路Ｃ８１のアドレス部（ａｌか
ら読出された次のアドレスを示す５番地がアドレスレジ
スタＡＤＩにセットされる。
記憶回路Ｃ３Ｉがアクセスされる。この場合アドレスレ
ジスタＡＤＩの内容は２番地を示すものとなっているの
で、制御データＣが読出され、信号（ｙｌがオンである
ことにより、ゲート回路Ｇ３を介して制御データレジス
タＣ３ＤＲに制御データＣがセットされる。このセット
のタイミングでアドレスレジスタＡＤＩの内容の２番地
がケート回路Ｇ２を介してアドレスレジスタＡＤ２にセ
ットされ、又制御記憶回路Ｃ８１のアドレス部（ａｌか
ら読出された次のアドレスを示す５番地がアドレスレジ
スタＡＤＩにセットされる。
次のタイミングでは、制御記憶回路Ｃ３Ｉの５番地と制
御記憶回路Ｃ３２の２番地とがアクセスされることにな
り、制御データｅ、ｄが読出される。このとき分岐決定
回路ＢＤではデータフロー状態信号ＤＦに基づいて信号
（ｘ）、 （ｙ）の何れかをオンとすることになる。信
号（×）をオンとしたとすると、制御データｄがゲート
回路Ｇ４を介して制御データレジスタＣ３ＤＲにセット
される。そしてアドレスレジスタＡＤＩには、アドレス
レジスタＡＤ２の２番地に＋１された３番地がセットさ
れる。又制御記憶回路Ｃ３２の２番地のアドレス部ｉａ
ｌもｆ酊も指定しない内容であるから、アドレスレジス
タＡＤ２には何もセットされない。
御記憶回路Ｃ３２の２番地とがアクセスされることにな
り、制御データｅ、ｄが読出される。このとき分岐決定
回路ＢＤではデータフロー状態信号ＤＦに基づいて信号
（ｘ）、 （ｙ）の何れかをオンとすることになる。信
号（×）をオンとしたとすると、制御データｄがゲート
回路Ｇ４を介して制御データレジスタＣ３ＤＲにセット
される。そしてアドレスレジスタＡＤＩには、アドレス
レジスタＡＤ２の２番地に＋１された３番地がセットさ
れる。又制御記憶回路Ｃ３２の２番地のアドレス部ｉａ
ｌもｆ酊も指定しない内容であるから、アドレスレジス
タＡＤ２には何もセットされない。
次のタイミングでは、制御記憶回路ＧＳＩの３番地がア
クセスされて制御データｆが読出され、そのとき信号（
ｙｌがオンとなるので、その制御データｆは制御データ
レジスタＣ３ＤＲにセットされる。又アドレスレジスタ
ＡＤＩの３番地がゲート回路Ｇ２を介してアドレスレジ
スタＡＤ２にセットされ、制御記憶回路Ｃ８１の３番地
のアドレス部１ａ）の８番地がアドレスレジスタＡＤＩ
にセットされる。
クセスされて制御データｆが読出され、そのとき信号（
ｙｌがオンとなるので、その制御データｆは制御データ
レジスタＣ３ＤＲにセットされる。又アドレスレジスタ
ＡＤＩの３番地がゲート回路Ｇ２を介してアドレスレジ
スタＡＤ２にセットされ、制御記憶回路Ｃ８１の３番地
のアドレス部１ａ）の８番地がアドレスレジスタＡＤＩ
にセットされる。
次のタイミングでは、制御記憶回路Ｃ３Ｉの８番地と制
御記憶回路Ｃ３２の３番地とがアクセスされ、制御デー
タｈ、ｇが読出される。このとき分岐決定回路ＢＤから
の信号ｔｙ＋がオンとなったとすると、制御記憶回路Ｃ
３Ｉか０の制御データｈが制御データレジスタＣ３ＤＲ
にセットされる。
御記憶回路Ｃ３２の３番地とがアクセスされ、制御デー
タｈ、ｇが読出される。このとき分岐決定回路ＢＤから
の信号ｔｙ＋がオンとなったとすると、制御記憶回路Ｃ
３Ｉか０の制御データｈが制御データレジスタＣ３ＤＲ
にセットされる。
又アドレスレジスタＡＤＩの内容の８番地がゲート回路
Ｇ２を介してアドレスレジスタＡＤ２にセットされ、制
御記憶回路Ｃ５Ｉの８番地のアドレス部（ａ）の１０番
地がアドレスレジスタＡＤＩにセットされる。
Ｇ２を介してアドレスレジスタＡＤ２にセットされ、制
御記憶回路Ｃ５Ｉの８番地のアドレス部（ａ）の１０番
地がアドレスレジスタＡＤＩにセットされる。
次のタイミングでは、制御記憶回路Ｃ３２の８番地と制
御記憶回路Ｃ８ｌの１０番地とがアクセスされ、制御デ
ータｉ、ｊが読出される。このとき分岐決定回路ＢＤか
らの信号（ｙｌがオンとなったとすると、制御データｊ
がゲート回路Ｇ３を介して制御データレジスタＣ３ＤＲ
にセットされる。
御記憶回路Ｃ８ｌの１０番地とがアクセスされ、制御デ
ータｉ、ｊが読出される。このとき分岐決定回路ＢＤか
らの信号（ｙｌがオンとなったとすると、制御データｊ
がゲート回路Ｇ３を介して制御データレジスタＣ３ＤＲ
にセットされる。
又アドレスレジスタＡＤＩの内容の１０番地がアドレス
レジスタＡＤ２にゲート回路Ｇ２を介してセットされる
。それによって制御記憶回路Ｃ３２の１０番地がアクセ
スされて制御データｋが読出されることになる。
レジスタＡＤ２にゲート回路Ｇ２を介してセットされる
。それによって制御記憶回路Ｃ３２の１０番地がアクセ
スされて制御データｋが読出されることになる。
前述のように選択制御することにより、第３図のａ、ｂ
、ｃ、ｄ、ｆ、ｈ’、ｊ、にの制御シーケンスが実行さ
れることになり、分岐条件によっては、ａ、ｂ、ｃ、ｅ
或いはａ、ｂ、ｃ、ｄ、ｆ。
、ｃ、ｄ、ｆ、ｈ’、ｊ、にの制御シーケンスが実行さ
れることになり、分岐条件によっては、ａ、ｂ、ｃ、ｅ
或いはａ、ｂ、ｃ、ｄ、ｆ。
ｇ等の制御シーケンスを実行することができる。
その制御シーケンスの分岐の場合は、両制御デー＼ン
夕が読出されソ箋ので、分岐決定により直ちに分岐する
ことができるものとなる。従って更に複雑な分岐条件の
場合でも高速な制御が可能となるものである。
ことができるものとなる。従って更に複雑な分岐条件の
場合でも高速な制御が可能となるものである。
発明の詳細
な説明したように、本発明は、複数の制御記憶回路を設
けて、そのアクセスアドレス及び読出した制御データを
選択することにより（複雑な制御を少ない記憶容量の制
御記憶回路で実現することが可能となり、又分岐決定回
路により、アクセスアドレス及び制御データの選択を制
御して、分岐条件に応じた被制御回路の制御を行うこと
ができるものとなる。従ってマイクロプログラムの利点
を最大限発揮することができるものである。
けて、そのアクセスアドレス及び読出した制御データを
選択することにより（複雑な制御を少ない記憶容量の制
御記憶回路で実現することが可能となり、又分岐決定回
路により、アクセスアドレス及び制御データの選択を制
御して、分岐条件に応じた被制御回路の制御を行うこと
ができるものとなる。従ってマイクロプログラムの利点
を最大限発揮することができるものである。
第１図は本発明の実施例の要部ブロック図、第２図は制
御記憶回路の説明図、第３図は制御シーケンスの一例の
説明図である。 ＡＤＩ、ＡＤ２はアドレスレジスタ、Ｃ３１゜Ｃ８２は
制御記憶回路、Ｃ３ＤＲは制御データレジスタ、ＢＤは
分岐決定回路、ＡＤＤは加算回路、６１〜Ｇ４はゲート
回路、ＡＬＵは被制御回路の一例の演算回路、ＯＰＩ、
ＯＦ２はオペランドレジスタ、Ｒはレジスタである。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 鼻 ｍ−「 一２α 第 ２ 図 １ 第３図
御記憶回路の説明図、第３図は制御シーケンスの一例の
説明図である。 ＡＤＩ、ＡＤ２はアドレスレジスタ、Ｃ３１゜Ｃ８２は
制御記憶回路、Ｃ３ＤＲは制御データレジスタ、ＢＤは
分岐決定回路、ＡＤＤは加算回路、６１〜Ｇ４はゲート
回路、ＡＬＵは被制御回路の一例の演算回路、ＯＰＩ、
ＯＦ２はオペランドレジスタ、Ｒはレジスタである。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 鼻 ｍ−「 一２α 第 ２ 図 １ 第３図
Claims (1)
- 制御データを記憶した複数の制御記憶回路と、該複数の
制御記憶回路をそれぞれアクセスする為の複数のアドレ
スレジスタと、該複数のアドレスレジスタへのアドレス
データを選択するアドレス選択回路と、前記複数の制御
記憶回路から読出された制御データを選択する制御デー
タ選択回路と、該制御データ選択回路により選択された
制御データを保持する制御データレジスタと、該制御デ
ータレジスタの内容の一部及び外部条件により前記アド
レス選択回路及び前記制御データ選択回路を制御する分
岐決定回路とを備えたことを特徴とするマイクロプログ
ラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325782A JPS593641A (ja) | 1982-06-30 | 1982-06-30 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325782A JPS593641A (ja) | 1982-06-30 | 1982-06-30 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593641A true JPS593641A (ja) | 1984-01-10 |
Family
ID=14607561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11325782A Pending JPS593641A (ja) | 1982-06-30 | 1982-06-30 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593641A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513747A (en) * | 1974-06-28 | 1976-01-13 | Hitachi Ltd | Maikuro puroguramuseigyosochi |
| JPS5112223A (ja) * | 1974-07-20 | 1976-01-30 | Kyuroku Kk | Denshikeisankiinjisochopurintoberutono seizohoho |
| JPS5541548A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Microprogram control unit |
-
1982
- 1982-06-30 JP JP11325782A patent/JPS593641A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513747A (en) * | 1974-06-28 | 1976-01-13 | Hitachi Ltd | Maikuro puroguramuseigyosochi |
| JPS5112223A (ja) * | 1974-07-20 | 1976-01-30 | Kyuroku Kk | Denshikeisankiinjisochopurintoberutono seizohoho |
| JPS5541548A (en) * | 1978-09-20 | 1980-03-24 | Hitachi Ltd | Microprogram control unit |
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