JPH03257620A - 加算処理用半導体回路装置 - Google Patents
加算処理用半導体回路装置Info
- Publication number
- JPH03257620A JPH03257620A JP5754790A JP5754790A JPH03257620A JP H03257620 A JPH03257620 A JP H03257620A JP 5754790 A JP5754790 A JP 5754790A JP 5754790 A JP5754790 A JP 5754790A JP H03257620 A JPH03257620 A JP H03257620A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- data
- circuit
- carry circuit
- full adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- GKJZMAHZJGSBKD-NMMTYZSQSA-N (10E,12Z)-octadecadienoic acid Chemical compound CCCCC\C=C/C=C/CCCCCCCCC(O)=O GKJZMAHZJGSBKD-NMMTYZSQSA-N 0.000 description 8
- 101000728115 Homo sapiens Plasma membrane calcium-transporting ATPase 3 Proteins 0.000 description 8
- 102100029744 Plasma membrane calcium-transporting ATPase 3 Human genes 0.000 description 8
- 101001004851 Cicer arietinum Legumin Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100328088 Cladosporium cladosporioides cla3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
- G06F2207/5063—2-input gates, i.e. only using 2-input logical gates, e.g. binary carry look-ahead, e.g. Kogge-Stone or Ladner-Fischer adder
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は乗算器など加算処理を行う半導体回路装置に関
するものである。
するものである。
従来の技術
この種の半導体回路装置は第２図に示すように構成され
ている。ここではデータ（Ａｔ Ａ２ Ａ３Ａ４）とデ
ータ（Ｂｔ Ｂ２ Ｂ３Ｂ、）を加算処理する４ビツト
の加算器を示しており、（Ａｔ Ａ２ ）と（Ｂ、Ｂ２
）は桁上げ回路ＣＬ Ａ ｔを介して全加算器ＦＡ□、
ＦＡ２に入力され、（Ａ３ Ａ４）と（Ｂ３Ｂ、）は桁
上げ回路ＣＬＡ２を介して全加算器ＦＡ、、ＦＡ、に入
力されている。−段目の桁上げ回路ＣＬＡＩの演算結果
を次段の桁上げ回路ＣＬＡ２のキャリー人力に供給して
二段目の演算を行っており、（Ｓ、ＳＱ Ｓ３８４ ）
が演算結果である。
ている。ここではデータ（Ａｔ Ａ２ Ａ３Ａ４）とデ
ータ（Ｂｔ Ｂ２ Ｂ３Ｂ、）を加算処理する４ビツト
の加算器を示しており、（Ａｔ Ａ２ ）と（Ｂ、Ｂ２
）は桁上げ回路ＣＬ Ａ ｔを介して全加算器ＦＡ□、
ＦＡ２に入力され、（Ａ３ Ａ４）と（Ｂ３Ｂ、）は桁
上げ回路ＣＬＡ２を介して全加算器ＦＡ、、ＦＡ、に入
力されている。−段目の桁上げ回路ＣＬＡＩの演算結果
を次段の桁上げ回路ＣＬＡ２のキャリー人力に供給して
二段目の演算を行っており、（Ｓ、ＳＱ Ｓ３８４ ）
が演算結果である。
桁上げ回路ＣＬ Ａ ｔと全加算器ＦＡ、、ＦＡ２の関
係と、桁上げ回路ＣＬＡ２と全加算器ＦＡ３゜Ｆ Ａ
ａの関係は同じであるため、ここでは第３図と第４図に
基づいて桁上げ回路ＣＬ Ａ ｓと全加算器ＦＡｓ 、
ＦＡ２の詳細を説明する。
係と、桁上げ回路ＣＬＡ２と全加算器ＦＡ３゜Ｆ Ａ
ａの関係は同じであるため、ここでは第３図と第４図に
基づいて桁上げ回路ＣＬ Ａ ｓと全加算器ＦＡｓ 、
ＦＡ２の詳細を説明する。
第３図に示すように、全加算器ＦＡＩに入力されるキャ
リーをＣＩ、、、全加算器ＦＡ、から出力されて全加算
器ＦＡ２に入力されるキャリーを０１、全加算器ＦＡ、
から出力されるキャリーを００とすると、第２図に示し
た２ビツトの桁上げ回路ＣＬＡ、は第４図に示すような
回路で表すことができる。ここで“Ｐ”と“Ｇ”は、 Ｇ ” Ａ ２・Ｂ２＋Ａ１・Ｂｌ （Ａ２−Ｂ２ ＋
Ａ２・Ｂ２）Ｐ＝ ＣＡｓ・Ｂ１＋Ａｔ・Ｂｌ）（Ａ、
・Ｂ２＋Ａ２弓Ｌ）Ｃｏ ＝Ｇ＋Ｐ−Ｃ１ｔｌ のように表すことができる。
リーをＣＩ、、、全加算器ＦＡ、から出力されて全加算
器ＦＡ２に入力されるキャリーを０１、全加算器ＦＡ、
から出力されるキャリーを００とすると、第２図に示し
た２ビツトの桁上げ回路ＣＬＡ、は第４図に示すような
回路で表すことができる。ここで“Ｐ”と“Ｇ”は、 Ｇ ” Ａ ２・Ｂ２＋Ａ１・Ｂｌ （Ａ２−Ｂ２ ＋
Ａ２・Ｂ２）Ｐ＝ ＣＡｓ・Ｂ１＋Ａｔ・Ｂｌ）（Ａ、
・Ｂ２＋Ａ２弓Ｌ）Ｃｏ ＝Ｇ＋Ｐ−Ｃ１ｔｌ のように表すことができる。
発明が解決しようとする課題
このような従来の構成では、桁上げ回路ＣＬＡ、の演算
終了後に桁上げ回路ＣＬＡ２と全加算器ＦＡ、にキャリ
ーＧｏが入力されているため、演算結果（Ｓ１８２ Ｂ
３ Ｂ４）が得られるまでには、桁上げ回路のビット数
分と桁上げ回路の個数分を掛けた値の遅延を生じる問題
があり、計算するビット数が多くなるほど遅延時間が大
きくなる問題がある。
終了後に桁上げ回路ＣＬＡ２と全加算器ＦＡ、にキャリ
ーＧｏが入力されているため、演算結果（Ｓ１８２ Ｂ
３ Ｂ４）が得られるまでには、桁上げ回路のビット数
分と桁上げ回路の個数分を掛けた値の遅延を生じる問題
があり、計算するビット数が多くなるほど遅延時間が大
きくなる問題がある。
本発明は演算の高速化を実現できる加算処理用半導体回
路装置を提供することを目的とする。
路装置を提供することを目的とする。
課題を解決するための手段
本発明の加算処理用半導体回路装置は、第１のデータの
下位ビットと第２のデータの下位ビットを第１の桁上げ
回路を介して第１の全加算装置に供給し、第１のデータ
の上位ビットと第２のデータの上位ビットを第２の桁上
げ回路を介して第２の全加算装置に供給し、第１の桁上
げ回路から第２の桁上げ回路ならびに第２の全加算装置
にキャリー信号を供給して第１．第２の全加算装置の出
力に演算結果を得るように構成するとともに、第１、第
２の桁上げ回路の前段に第１のデータの下位ビットと上
位ビットならびに第２のデータの下位ビットと上位ビッ
トが入力に供給された第３の桁上げ回路を設け、第３の
桁上げ回路の出力に第２の全加算装置の出力に発生する
キャリー信号を得ることを特徴とする。
下位ビットと第２のデータの下位ビットを第１の桁上げ
回路を介して第１の全加算装置に供給し、第１のデータ
の上位ビットと第２のデータの上位ビットを第２の桁上
げ回路を介して第２の全加算装置に供給し、第１の桁上
げ回路から第２の桁上げ回路ならびに第２の全加算装置
にキャリー信号を供給して第１．第２の全加算装置の出
力に演算結果を得るように構成するとともに、第１、第
２の桁上げ回路の前段に第１のデータの下位ビットと上
位ビットならびに第２のデータの下位ビットと上位ビッ
トが入力に供給された第３の桁上げ回路を設け、第３の
桁上げ回路の出力に第２の全加算装置の出力に発生する
キャリー信号を得ることを特徴とする。
作用
この構成によると、第１の桁上げ回路と第２の桁上げ回
路に入力される第１．第２のデータを第３の桁上げ回路
に入力して、第３の桁上げ回路で第１．第２のデータの
桁上げ計算を第１．第２の桁上げ回路ならびに第１．第
２の全加算装置による計算と並行して実施する。
路に入力される第１．第２のデータを第３の桁上げ回路
に入力して、第３の桁上げ回路で第１．第２のデータの
桁上げ計算を第１．第２の桁上げ回路ならびに第１．第
２の全加算装置による計算と並行して実施する。
実施例
以下、本発明の一実施例を第１図に基づいて説明する。
なお、従来例を示す第２図〜第４図と同様の作用をなす
ものには、同一の符号を付けて説明する。
ものには、同一の符号を付けて説明する。
本発明の加算処理用半導体回路装置は第１図に示すよう
に構成されている。第１図はデータ（Ａ１−Ａｓ）とデ
ータ（Ｂ ｔ〜Ｂ８）を加算処理する８ビツトの加算器
を示しており、（８１〜Ｓｓ）が演算結果である。その
構成は、全加算器Ｆ Ａ ｔ〜ＦＡ４と桁上げ回路ＣＬ
Ａ、、ＣＬＡ２でなる一組の４ビツトの加算器と、全加
算器ＦＡＩｓ−ＦＡ８と桁上げ回路ＣＬ Ａ ３．ＣＬ
Ａ ４でなるもう一組の合計二組の４ビツトの加算器
と、ＣＬＡｆｉ。
に構成されている。第１図はデータ（Ａ１−Ａｓ）とデ
ータ（Ｂ ｔ〜Ｂ８）を加算処理する８ビツトの加算器
を示しており、（８１〜Ｓｓ）が演算結果である。その
構成は、全加算器Ｆ Ａ ｔ〜ＦＡ４と桁上げ回路ＣＬ
Ａ、、ＣＬＡ２でなる一組の４ビツトの加算器と、全加
算器ＦＡＩｓ−ＦＡ８と桁上げ回路ＣＬ Ａ ３．ＣＬ
Ａ ４でなるもう一組の合計二組の４ビツトの加算器
と、ＣＬＡｆｉ。
ＣＬＡ６で表せられる４ビツトの桁上げ回路とＣＬＡ７
で表せられる８ビツトの桁上げ回路とで組み立てられて
いる。
で表せられる８ビツトの桁上げ回路とで組み立てられて
いる。
全加算器ＦＡＩとＦＡ２で構成される第１の全加算装置
１と全加算器Ｆ Ａ ３とＦＡＡで構成される第２の全
加算装置２についてみれば、データ（Ａ１〜Ａ８）の内
の第１のデータ（Ａ ｔ〜Ａ４）の下位ビット（ＡｔＡ
ａ）と、データ（Ｂ ｓ〜Ｂ８）の内の第２のデータ（
Ｂ ｓ〜Ｂ、）の下位ビット（Ｂ、Ｂ２）とが第１の桁
上げ回路ＣＬＡＩを介して第１の全加算装置１に供給さ
れ、第１のデータ（Ａ ｔ〜Ａ４）の上位ビット（Ａ３
Ａ４）と、データ（Ｂ、〜Ｂｅ）の内の第２のデータ（
Ｂ１〜Ｂ、）の上位ピッ、） （Ｂ３ Ｂ４ ）とが第
２の桁上げ回路ＣＬＡ２を介して第２の全加算装置２に
供給されて演算結果（Ｓ、〜Ｓ４）を計算している。
１と全加算器Ｆ Ａ ３とＦＡＡで構成される第２の全
加算装置２についてみれば、データ（Ａ１〜Ａ８）の内
の第１のデータ（Ａ ｔ〜Ａ４）の下位ビット（ＡｔＡ
ａ）と、データ（Ｂ ｓ〜Ｂ８）の内の第２のデータ（
Ｂ ｓ〜Ｂ、）の下位ビット（Ｂ、Ｂ２）とが第１の桁
上げ回路ＣＬＡＩを介して第１の全加算装置１に供給さ
れ、第１のデータ（Ａ ｔ〜Ａ４）の上位ビット（Ａ３
Ａ４）と、データ（Ｂ、〜Ｂｅ）の内の第２のデータ（
Ｂ１〜Ｂ、）の上位ピッ、） （Ｂ３ Ｂ４ ）とが第
２の桁上げ回路ＣＬＡ２を介して第２の全加算装置２に
供給されて演算結果（Ｓ、〜Ｓ４）を計算している。
第１．第２の桁上げ回路ＣＬ Ａ １− ＣＬ Ａ２の
前段には、第１のデータ（Ａ１〜Ａ、）ならびに第２の
データ（Ｂ ｔ〜Ｂ４）が入力に供給された第３の桁上
げ回路ＣＬ Ａ ＩＳが設けられていて、この第３の桁
上げ回路ＣＬＡ５では、第２の全加算装置２の出力に発
生するキャリー信号Ｃ８、具体的には全加算器ＦＡ４か
らのキャリー信号の発生を待つことなく、第１のデータ
（Ａｌ〜Ａ、）と第２のデータ（Ｂ□〜Ｂ、）からこの
キャリー信号Ｃ８を計算する。
前段には、第１のデータ（Ａ１〜Ａ、）ならびに第２の
データ（Ｂ ｔ〜Ｂ４）が入力に供給された第３の桁上
げ回路ＣＬ Ａ ＩＳが設けられていて、この第３の桁
上げ回路ＣＬＡ５では、第２の全加算装置２の出力に発
生するキャリー信号Ｃ８、具体的には全加算器ＦＡ４か
らのキャリー信号の発生を待つことなく、第１のデータ
（Ａｌ〜Ａ、）と第２のデータ（Ｂ□〜Ｂ、）からこの
キャリー信号Ｃ８を計算する。
全加算器ＦＡＲとＦＡＧで構成される全加算装置３と全
加算器Ｆ Ａ ”ｒとＦＡｓで構成される全加算装置４
についてみても上記と同様で、桁上げ回路ＣＬＡ３．Ｃ
ＬＡ４の前段にはデータ（Ａ５〜Ａａ）と（ＢＩ５〜Ｂ
、）の桁上げを計算する４ビツトの桁上げ回路ＣＬＡａ
が設けられている。そして、桁上げ回路ＣＬＡｓ −Ｃ
ＬＡｓと全加算器Ｆ Ａ 、５には下桁からのキャリー
として第３の桁上げ回路ＣＬＡＩ５からキャリー信号Ｃ
８が供給されている。
加算器Ｆ Ａ ”ｒとＦＡｓで構成される全加算装置４
についてみても上記と同様で、桁上げ回路ＣＬＡ３．Ｃ
ＬＡ４の前段にはデータ（Ａ５〜Ａａ）と（ＢＩ５〜Ｂ
、）の桁上げを計算する４ビツトの桁上げ回路ＣＬＡａ
が設けられている。そして、桁上げ回路ＣＬＡｓ −Ｃ
ＬＡｓと全加算器Ｆ Ａ 、５には下桁からのキャリー
として第３の桁上げ回路ＣＬＡＩ５からキャリー信号Ｃ
８が供給されている。
さらにこの実施例では、より一層の高速化を実現するた
めに第３の桁上げ回路ＣＬＡ５と桁上げ回路ＣＬ Ａ
ｅの前段に桁上げ回路ＣＬ Ａ ７が設けられており、
全加算器ＦＡ８からのキャリー信号Ｃｏ′の発生を待つ
ことなく、データ（Ａ ｓ〜Ａ８）とデータ（Ｂ ｓ〜
Ｂ、）からこのキャリー信号Ｃ８′を計算して、最終的
には演算結果（Ｓ ｓ〜Ｓａ）とキャリー信号Ｃ６′を
得ている。
めに第３の桁上げ回路ＣＬＡ５と桁上げ回路ＣＬ Ａ
ｅの前段に桁上げ回路ＣＬ Ａ ７が設けられており、
全加算器ＦＡ８からのキャリー信号Ｃｏ′の発生を待つ
ことなく、データ（Ａ ｓ〜Ａ８）とデータ（Ｂ ｓ〜
Ｂ、）からこのキャリー信号Ｃ８′を計算して、最終的
には演算結果（Ｓ ｓ〜Ｓａ）とキャリー信号Ｃ６′を
得ている。
このように構成したため、加算結果Ｓ３を求めようとす
れば第３の桁上げ回路ＣＬ Ａ ａの遅延量で済み、従
来のように桁上げ回路ＣＬＡ、、ＣＬＡ２の終了まで演
算が行えなかったものに比べて演算の高速化を実現でき
る。また、最終のキャリー信号Ｃ８′を求める場合も、
従来では桁上げ回路ＣＬＡ、〜ＣＬＡ、の４段分の遅延
があったが、この実施例では桁上げ回路ＣＬＡ７の遅延
量だけで済み、演算の高速化を実現できる。
れば第３の桁上げ回路ＣＬ Ａ ａの遅延量で済み、従
来のように桁上げ回路ＣＬＡ、、ＣＬＡ２の終了まで演
算が行えなかったものに比べて演算の高速化を実現でき
る。また、最終のキャリー信号Ｃ８′を求める場合も、
従来では桁上げ回路ＣＬＡ、〜ＣＬＡ、の４段分の遅延
があったが、この実施例では桁上げ回路ＣＬＡ７の遅延
量だけで済み、演算の高速化を実現できる。
発明の効果
以上のように本発明によれば、第１．第２の桁上げ回路
の前段に第１のデータの下位ビットと上位ビットならび
に第２のデータの下位ビットと上位ビットが入力に供給
された第３の桁上げ回路を設けて、第１．第２の桁上げ
回路ならびに第１゜第２の全加算装置による計算と並行
して、第３の桁上げ回路で実施することができ、従来で
は第１゜第２の桁上げ回路の二つの遅延量が発生してい
たが、これよりも遅延量の少ない第３の桁上げ回路だけ
の遅延量だけで済み、加算演算処理の高速化を実現でき
るものである。
の前段に第１のデータの下位ビットと上位ビットならび
に第２のデータの下位ビットと上位ビットが入力に供給
された第３の桁上げ回路を設けて、第１．第２の桁上げ
回路ならびに第１゜第２の全加算装置による計算と並行
して、第３の桁上げ回路で実施することができ、従来で
は第１゜第２の桁上げ回路の二つの遅延量が発生してい
たが、これよりも遅延量の少ない第３の桁上げ回路だけ
の遅延量だけで済み、加算演算処理の高速化を実現でき
るものである。
第１図は本発明の加算処理用半導体回路装置の一実施例
の構成図、第２図は従来の加算処理用半導体回路装置の
構成図、第３図は第２図に示した全加算器の構成図、第
４図は第２図に示した桁上げ回路の構成図である。 （Ａ、 〜Ａ８）、（Ｂ、 〜Ｂ、）・・・、デー
タ、ＦＡ１〜ＦＡＡ・・・全加算器、ＣＬＡＩ・・・第
１の桁上げ回路、ＣＬＡ２・・・第２の桁上げ回路、Ｃ
ＬＡ５・・・第３の桁上げ回路。
の構成図、第２図は従来の加算処理用半導体回路装置の
構成図、第３図は第２図に示した全加算器の構成図、第
４図は第２図に示した桁上げ回路の構成図である。 （Ａ、 〜Ａ８）、（Ｂ、 〜Ｂ、）・・・、デー
タ、ＦＡ１〜ＦＡＡ・・・全加算器、ＣＬＡＩ・・・第
１の桁上げ回路、ＣＬＡ２・・・第２の桁上げ回路、Ｃ
ＬＡ５・・・第３の桁上げ回路。
Claims (1)
- １、第１のデータの下位ビットと第２のデータの下位ビ
ットを第１の桁上げ回路を介して第１の全加算装置に供
給し、第１のデータの上位ビットと第２のデータの上位
ビットを第２の桁上げ回路を介して第２の全加算装置に
供給し、第１の桁上げ回路から第２の桁上げ回路ならび
に第２の全加算装置にキャリー信号を供給して第１、第
２の全加算装置の出力に演算結果を得るように構成する
とともに、第１、第２の桁上げ回路の前段に第１のデー
タの下位ビットと上位ビットならびに第２のデータの下
位ビットと上位ビットが入力に供給された第３の桁上げ
回路を設け、第３の桁上げ回路の出力に第２の全加算装
置の出力に発生するキャリー信号を得る加算処理用半導
体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5754790A JPH03257620A (ja) | 1990-03-08 | 1990-03-08 | 加算処理用半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5754790A JPH03257620A (ja) | 1990-03-08 | 1990-03-08 | 加算処理用半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257620A true JPH03257620A (ja) | 1991-11-18 |
Family
ID=13058811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5754790A Pending JPH03257620A (ja) | 1990-03-08 | 1990-03-08 | 加算処理用半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257620A (ja) |
-
1990
- 1990-03-08 JP JP5754790A patent/JPH03257620A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2594428B2 (ja) | キヤリー伝播遅延を短縮する方法および装置 | |
| JPH0479013B2 (ja) | ||
| JPS60140422A (ja) | 演算処理装置 | |
| US5177703A (en) | Division circuit using higher radices | |
| JPH07107664B2 (ja) | 乗算回路 | |
| JP3537378B2 (ja) | 加算器および集積回路 | |
| CN108255463A (zh) | 一种数字逻辑运算方法、电路和fpga芯片 | |
| JPH03257620A (ja) | 加算処理用半導体回路装置 | |
| JPH0776914B2 (ja) | 乗算回路 | |
| JPS588353A (ja) | 乗算装置 | |
| US5944777A (en) | Method and apparatus for generating carries in an adder circuit | |
| JPS6259828B2 (ja) | ||
| JPH07141148A (ja) | パイプライン並列乗算器 | |
| JPH0628503A (ja) | 加算器 | |
| JPS6152493B2 (ja) | ||
| KR100373367B1 (ko) | 가산기를이용한스퀘어로직회로 | |
| JP2653134B2 (ja) | 演算処理装置 | |
| JP2744299B2 (ja) | 演算処理装置及び方法 | |
| JPS6175926A (ja) | ハ−ドウエア除算器 | |
| JP2556904B2 (ja) | 高速加減算演算装置 | |
| JPS60254372A (ja) | 積和演算装置 | |
| JPH06309153A (ja) | 乗算回路 | |
| JPS61246837A (ja) | 並列乗算器 | |
| JPH07160672A (ja) | 積和演算回路 | |
| JPH05289851A (ja) | 乗算装置 |