SU1401454A1

SU1401454A1 - Устройство дл умножени

Info

Publication number: SU1401454A1
Application number: SU864159071A
Authority: SU
Inventors: Николай Николаевич Макаров
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1988-06-07

Abstract

Изобретение относитс к вычислительной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени , в частности в цифровых интегрирующих машинах. Целью изобретени вл етс расширение функциональных возможностей за счет вычислени текущего значени произведени при плавном изменении сомножителей. Устройство содержит регистры 4, 3 множимого и множител , накапливающий сумматор 10,схему сравнени 9, счетчики 1, 2, шесть . элементов И 12-17, элемент ИЛИ 18, группу элементов ИСКЛЮЧМаЦЕЕ ИЛИ 11, три мультиплексора 5-7 и триггер 8. 1 ил. g (Л

Description

4 СЛ

4

Изобретение относитс к вычислительной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени , в частности в цифровых интегрирующих NfauiHHax.

Цель изобретени - расширение функциональных возможностей за счет вычислени текущего значени произ- ведени при плавном изменении обоих сомнолдателей.

На чертеже представлена функциональна схема устройства умножени .

Устройство содержит счетчики 1 и 2, регистр 3 множител и регистр 4 множимого, мультиплексоры 5-7, триггер 8, схему 9 сравнени ,- накапливающий сумматор 10, группу элементов ИСКЛЮЧА ОЩЕЕ ИЛИ 11, элементы И 12-17, элемент ЯПИ 18, входы 19 множител , входы 20 множимого, тактовый вход 21, вход 22 Сброс и выходы 23 устройства.

Входы 19 и 20 через регистры 3 и 4 соединены с входами мультиплексора 6, а выходы счетчиков 1 и 2 - с входами yльтиплeкcopoв 5 и 7.

Выходы мультиплексоров 5 и 6 соединены с входами схемы 9 сравнени , выход Больше которой соединен с входот элемент;а 12., а выход Меньше с входом элемента 13, входами элементов 11 и входом переноса сумматора 10, Выход элемента 12 соединен с первым входом элемента 18 и с входам элементов 14 и 16. Выход элемента 13 соединен с вторым входом элемента 18 и с входами элементов 15 и 17.Выход элемента 18 соединен с синхровхо дом сумматора 10,Выходы элементов 14 15 соединены с входами счетчика 1, а выходы элементов 16 и 17 - с входами счетчика 2„ Вход 21 устройства соединен с синхровходами регистров 3 и 4, с вторыми входами элементов 12 и 13 и счетнь м входом триггера 8. Вход 22 устройства соединен со сбросовыми входами счетчиков 1 и 2, сумматора 10 и триггера 8. Единичный выход триггера 8 соединен с управл ющими входами мультиплексоров 5 - 7 и вторыми входами элементов 16 и 17, а инверсный выход триггера 8 соединен с вторыми входами элементов .14 и 15. Выходы мультиплексора 7 соединены че рез группу элементов 11 с входами сумматора 10, выходы которого вл ютс выходами 23 устройства.

Накапливающий сумматор 10 содержит замкнутые в кольцо комбинационный сумматор 24 и регистр 25. Схема 9 сравнени формирует сигнал Больше, если код А по абсолютной величине больше кода Б, или сигнал Меньше, если код А меньше кода В. При равенстве кодов А и В сигналы Больше и Меньше не формируютс . Схема 9 сравнени может быть выполнена, как и в известном устройстве, на комбинационном статоре и Логических элементах или другим известным способам. Счетчики 1 и 2, регистры 3, 4 и 25 и триггер 8 срабатьшают по заданному фронту тактовых импульсов. Мультиплексоры 5-7 при нулевом сигнале V пропускают на выход код с первой группы входов, а при единичном сигнале V - с второй группы входов.

На входы 19 и 20 подаютс га-разр дные двоичные коды множител а и множимого b соответственно. В приведенном варианте устройства разр дности сомножителей равны, хот в общем случае они могут быть разными. В этом случае коду с меньшей разр дностью присваийаетс дополнительное число старших разр дов, а. разр дность m устройства принимаетс равной наибольшей разр дности сомножителей, при этом регистр и счетчик, соответствующие данному сомножителю, могут иметь меньшее, чем т, число разр дов. На вход 21 устройства подаютс тактовые импульсы с периодом следовани i .

Устройство работает следующим образом .

После включени устройства на вход 22 подаетс сигнал, устанавливающий счетчики 1 и 2, триггер 8 и регистр 25 в исходное нулевое состо ние. При наличии на входах 19 и 20 кодов множител и множимого начинаетс процесс умножени .

При нулевом состо нии триггера 8 на схему 9 сравнени поступают коды со счетчика 1 и регистра 3, а на вход сумматора 10 через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 - код со счетчика 2, одновременно разрешаетс работа элементов И 14 и 15. Если а О, то схема 9 сравнени вьщает сигнал Больше,при этом под действием тактового импульса , проход щего через элементы И 12 и 14, к содержимому счетчика 1 при- бавл етс5;Ь единица, а к содержимому накапливающего сумматора 10 прибавл етс код счетчика 2. Если а 0,

то из содержимого счетчика 1 и сумматора 10 вычитаетс соответственно единица и код счетчика 2..

При единичном состо нии триггера 8 на схему 9 сравнени поступают коды со счетчика 2 и регистра 4, а на вход сумматора 10 через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 - код со счетчика 1. Одно5

ка 1 и регистра 3, к содержимому сумматора прибавл етс или отнимаетс код счетчика 2, а в четных подтактах сравнивают коды счетчика 2 и регистра 4, т.е. происходит попеременный анализ кода множител и множимого, при этом коды в счетчиках 1 и 2 измен ютс в таком направлении, чтобы

временно разрешаетс работа элементов Q.сравн тьс с кодами в регистрах 3 и 4, И 16 и 17, а работа элементов И 14 и соответственно. После того, как коды 15 за прещаетс , если , то схема 9 в счетчиках 1 и 2 сравн ютс с кодами

регистров 3 и 4 соответственно, сигналы на выходах Больше и Меньше

сравнени выдает сигнал Больше,при том содержимое счетчика 2 увеличиваетс на единицу, а к содержимому сумма- 15 схемы 9 сравнени не формируютс и тора 10 прибавл етс код счетчика 1. изменение кодов в счетчиках 1 и 2 и

сумматоре прекращаетс , при этом в

сумматоре 10 оказываетс код, равный

произведению а-Ь.

Пусть .

В нечетных подтактах в сумматор

10 поступают коды со счетчика 2,коЕсли b О, то схема 9 сравнени выдает сигнал Меньше, а из содержимого счетчика 2 и сумматора 10 вычитаетс соответственно единица и код счетчика 1.

20

Таким образом, в нечетных подтактах работы сравниваютс коды счетчи .0, 1, 2,.. .,(, .a.(a+1),.....(b-1X,b,b,...

Первые а тактов Последующие (Ь-а) тактов.

В четных подтактах в сумматор 10 измен ютс в следующей последовательпоступают коды со счетчика 1, которые зо. , 2, 3, ..., (а-1),а, .а, а, ..., а,

Первые а тактов Последующие (Ь-а) тактов.

В течение первых а тактов суммиро- при этом на выходе схемы 9 сравнени вание разрешено как в четных, так и 35 по вл ютс сигналы Больше или в нечетных подтактах,. а в последующих Меньше, которые обеспечивают изме- (Ь-а) тактах - только в четных подтак- тах. Следовательно, в сумматоре 10 накопитс код

нение кодов в счетчиках 1 и 2 и сумматоре 10.

Если скорости изменени а и Ь

а-

Ь-а

ri + Si+ Z а

1-

а+1

(а-1)+1

а + а(Ь-а) аЬ.

40 1

(а-1) + превышают величины - единиц младшего разр да кодов, то в устройстве устанавливаетс след щий режим, при этом коды в счетчиках 1 и 2 отслежиПри а b О аналогичными рассуж- 45 вают входные коды а и b, а код в сум- дени ми можно показать, что в суммато- маторе 10 равен текущему значению ре 10 накопитс кодпроизведени а-Ь.

Ъ-1 b а-Ь

Claims

f- i+ 2 ab.Формула изобретени

i l 1 1 i.i

50 При а b О в сумматоре накопит- Устройство дл умножени , содержас код.щее регистры множимого и множител ,

: « 1накапливающий сумматор, схему сравнеf i f- i а .ни , первый счетчик, первый и второй

элементы И, элемент ИЛИ и группу элеЕсли входные коды множител и мно- ментов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы

жимого начинают плавно измен тьс ,томножимого и множител устройства внарушаетс равновесие между л ютс информационными входами регисчет .чиков 1 и 2 и регистров 3 и 4,стров множимого и множител соответ

ка 1 и регистра 3, к содержимому сумматора прибавл етс или отнимаетс код счетчика 2, а в четных подтактах сравнивают коды счетчика 2 и регистра 4, т.е. происходит попеременный анализ кода множител и множимого, при этом коды в счетчиках 1 и 2 измен ютс в таком направлении, чтобы

налы на выходах Больше и Меньше

схемы 9 сравнени не формируютс и изменение кодов в счетчиках 1 и 2 и

20

торые измен ютс в следующей последовательности:

при этом на выходе схемы 9 сравнени по вл ютс сигналы Больше или Меньше, которые обеспечивают изме-

нение кодов в счетчиках 1 и 2 и сумматоре 10.

Если скорости изменени а и Ь

ственно, выходы накапливающего сумматора вл ютс выходами устройства, тактовый вход которого соединен с первыьги входами первох о и второго элементов И и синхровходом регистра множимого, причем выход Больше схемы сравнени 5 соединен с вторым входом первого элемента И, а выход Меньше - с вторым входом второго элемента И, с первыми входами элементов ИСКЛЮЧАЮЩЕЕ РШИ группы и входом переноса накапливающего сумматора, информационный вход разр да которого (где i Ij. m - разр дность сомножителей) соединен с выходом i-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а информационный вход j-ro разр да (где j m+l5.) соединен с выходом т-го элемента ИСКЛОЧА- ЩЕЕ ИЛИ группы, причем выходы перво го и второго элементов И соединены с входами элемента ИЛИ, выход которого соединен с синхровходом накапливающего сумматора, а вход Сброс устрой ства соединен со сбросовыми входами накапливающего сумматора и первого счетчика, отличающеес тем, что, с целью расширени функциональных возможностей за счет вычислени текущего значени произведени при плавном изменении обоих сомножителей j в устройство введены третий, четвертый, п тьй и шестой элементы И второй счетчик, первый, второй и третий мультиплексоры и триггер, соединенный счетным входом с тактовым входом устройства, а сбросовым входом - с входом Сброс устройства, причем пр мой выход триггера соединен с

5

0

5

0

5

управл ющими входами первого, второго и третьего мультиплексоров и с первыми входами п того и шестого элементов И, а инверсный выход триггера соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с входами сложени и вычитани первого счетчика,а йыходы п того и шестого элементов И соединены соответственно с входами сложени и вычитани второго счетчика, при этом выходы первого счетчика соединены с первой группой информаи юнньпс входов первого мультиплексора и второй группой информационных входов третьего мультиплексора , а выходы второго счетчика - с; второй группой информационных входов первого мультиплексора и с первой группой информационных входов третьего мультиплексора, выходы регистров множител и множимого соединены соответственно с первой и второй группами информационных входов второго муль- типлексора, причем выходы первого и второго мультиплексоров соединены соответственно с первой и второй группами входов схемы сравнени , а выходы третьего мультиплексора соединены с вторыми входами элементов ИСКЛОЧАЩЕЕ ИЛИ группы, причем выход первого элемента И соединен с вторьми входами третьего и п того элементов И, а выход второго-элемента И соединен с .. вторьв-да .входами четвертого и шестого элементов И, а тактовый вход и вход Сброс устройства соединены с синхровходом регистра множител и синхровходом второго счетчика соответственно.