RU1837291C - Многоканальный сигнатурный анализатор - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  технического диагностировани  цифровых устройств. Целью изобретени   вл етс  повышение достоверности контрол . Анализатор содержит три формировател  сигнатур, три блока хранени  сигнатур, два блока сравнени , два счетчика, два триггера , блок индикации, одновибратор, два индикатора, элемент ИЛИ, четыре элемента И, группу элементов И, регистр сдвига, элемент И-НЕ, элемент задержки. Анализатор позвол ет локализовать пачки ошибок в анализируемой последовательности, что позвол ет повысить достоверность контрол . 1 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  технического диагностировани  цифровых устройств.

Целью изобретени   вл етс  повышение достоверности контрол .

На чертеже представлена схема сигнатурного анализатора.

Анализатор содержит формирователи 1, 2, 3 сигнатур, блоки 4, 5. 6 хранени  эталонных сигнатур, блоки 7, 8 сравнени , счетчики 9, 10, триггеры 11, 12, блок 13 индикации, одновибратор 14, элемент ИЛИ 16, элементы И 18-21, группу элементов И 22, регистр 23 сдвига, элемент И-НЕ 24, элемент задержки 25, тактовый вход 26, входы 27.0-27.k начальной установки, информационный вход 28, входы Сброс 29 и Пуск 30 адресный вход 31, тактовый вход 32.

Пусть длина исследуемой двоичной последовательности , котора  подаетс  на вход 28 анализатора, равна L N -к, где k - разр дность формирователей сигнатур и регистра сдвига, N 2 -1.

Частота синхроимпульсов, поступающих на вход 26 анализатора, в k раз выше частоты синхроимпульсов, поступающих на вход 32 анализатора.

Формирователи 1, 3 представл ют собой k-разр дные параллельные сигнатурные регистры, т.е. многовходовые регистры сдвига с линейными обратными св з ми, обратные св зи которых определ ютс  образующими примитивными и отличными друг от друга полиномами.

Исследуема  двиочна  последовательность длиной L N -k разбиваетс  на после- довательность k-разр дных векторов информации длиной N. Формирователь 2 представл ет собой к независимых друг от друга Т-триггеров, счетные входы которых  вл ютс  информационными входами формировател  2, Таким образом, формирователь 2 производит поразр дное суммирование по модулю два исследуемых векторов информации.

Предположим, что в анализируемой двоичной последовательности длиной L, поС/1

с

ос

ее X

к: ч:

-

ступающей на вход 28 анализатора, имеет место пачка ошибочных бит, размеры которой не превышают k. При разбиении этой последовательности на N k-разр дных векторов возможны два случа :

1)в полученной последовательности k- разр дных векторов длиной L имеет место только один ошибочный вектор;

2)в полученной последовательности k- разр дных векторов длиной N имеют место только два ошибочных вектора, причем, если пор дковый номер первого из них равен п, то пор дковый номер второго ошибочного вектора равен п+1.

Каждый из блоков 4-6 хранит две эталонные сигнатуры.

Первые эталонные сигнатуры в блоках 4-6 получаютс  путем сжати  эталонной последовательности k-разр дных векторов длиной 2-1 (если N 2 -1, то эталонна  последовательность векторов дополн етс  нулевыми векторами до требуемой длины).

Вторые эталонные сигнатуры получаютс  путем сжати  эталонной последовательности только тех k-разр дных векторов, пор дковые номера которых  вл ютс  четными , если N-четное число, или нечетными, если N-нечетное число, длиной 2k-1 (если N 2k-1, то эталонна  последовательность векторов дополн етс  нулевыми векторами до требуемой длины).

Анализатор работает следующим образом .

По внешнему управл ющему сигналу, поступающему на вход 29, все разр ды формирователей 1-3 устанавливаютс  в нулевое состо ние. На вход 31 анализатора подаетс  логический нуль, соответствующий адресу первых эталонных сигнатур, хран щихс  в блоках 4-6. На выходе элемента И-НЕ 24 устанавливаетс  логическа  единица. По внешнему управл ющему сигналу , поступающему на вход 30, счетчик 9 устанавливаетс  в нулевое состо ние, триггеры 11, 12 устанавливаютс  в нулевое состо ние , первые эталонные сигнатуры с выходов блоков 4-6 занос тс  соответственно в формирователи 1-3 и с входов 27.0- 27.k заноситс  двоичный код числа N в счетчик 10. При этом на инверсном выходе старшего разр да счетчика 10 по вл етс  логическа  единица (так как N 2k-1), котора  разрешает прохождение сигналов через элемент И 19, через элемент И 21 и через группу элементов И 22. Кроме того, на выходе старшего разр да счетчика 9 устанавливаетс  логический нуль, следовательно, на выходе элемента ИЛИ 16 по витс  логическа  единица, разрешающа  прохождение синхроимпульсов через элемент И 18. а так

как триггер 12 установлен в нулевое состо ние , то на его инверсном выходе установлена логическа  единица, котора  также разрешает прохождение синхроимпульсов 5 через элемент И 18, Логический нуль на выходе старшего разр да счетчика 9 запирает элемент И 20.

Синхроимпульсы с входа 32 анализатора через элемент И 18 поступают на счетный

Ю вход триггера 11, который  вл етс  нулевым разр дом счетчика 9, через элементы 18, 19 И синхроимпульсы nocTyna of на вычитающий вход счетчика 10, через элемент И 18 и элемент 25 задержки синхроимпульсы по15 ступают на тактовые входы формирователей 1-3 сигнатур.

Исследуема  двоична  последовательность поступает на вход регистра 23 с информационного входа 28 анализатора. На

20 тактовый вход регистра 23 поступают синхроимпульсы с входа 26, частота которых в k раз выше частоты синхроимпульсов, поступающих на вход 32 анализатора. Таким образом, векторы информации с инфор25 мационных выходов регистра 23 через элементы И группы 22 поступают на информационные входы формирователей 1-3.

Таким образом, анализатор производит сжатие последовательности исследуемых

30 векторов информации.

Через N тактов работы анализатора в формировател х 1, 3 сигнатур получаютс  сигнатуры вектора ошибки ошибочного вектора информации, а в формирователе 2 сиг35 натур - вектор ошибки ошибочного вектора информации. Во всех разр дах счетчика 10 будут нули, а на инверсном выходе старшего разр да счетчика 10 будет логическа  единица, котора  все еще разрешает

40

прохождение синхроимпульсов через элемент I/I 19 и прохождение векторов информации через группу элементов И 22,(М+1)-й синхроимпульс устанавливает на инверсном выходе старшего разр да счетчика 10

45 логический нуль, который запрещает поступление синхроимпульсов через элемент И 19 и прохождение исследуемых векторов информации через группу элементов И 22. Синхроимпульсы, поступающие на входы

50 формирователе 1-3, задерживаютс  элементом 25, поэтому, когда на входы формирователей сигнатур придет (М + 1)-й синхроимпульс, передача исследуемых векторов информации через группу элементов

55 и 22 уже будет запрещена. На этом счетчик заканчивает свою работу.

Допустим, что в анализируемой двоичной последовательности (а, следовательно, и в исследуемых векторах информации) не было ошибочных битов. Тогда через N такпрохождение синхроимпульсов через элетов работы анализатора содержимое формирователей 1-3 сигнатур будет нулевым, а

выходе блока 7.по вл етс  логический /ль, который запирает элемент 1/1 20. Сметчик, образованный счетчиком 9 и триггером 11, досчитывает до, 2 , на выходе аршего разр да этого счетчика установит- логическа  единица, на выходе элемента ИЛИ 16 по вл етс  логический нуль, кото- рий запрещает прохождение синхроим- льсов через элемент И 18. На выходе ока 8 будет логический нуль. На этом ра- бЬта анализатора завершаетс  с индикацией двоичного числа, в старшем разр де ггорого единица, а в остальных - нули.

Допустим, что в анализируемой двоич- ндй последовательности имеет место пачка ошибочных битов, размер которой не превышает k. Тогда возможно два случа .

Пусть все ошибочные биты рзсположе- ни в одном ошибочном векторе информации . Тогда через N тактов работы акализатора содержимое формирователей 1-3 сигнатур не будет нулевым, а на выходе б/ока 7 будет логическа  единица. Когда счетчик, образованный счетчиком 9 и триг- геоом 11, досчитает до 2k, на выходе стар- илзго разр да этого счетчика установитс  логическа  единица, на выходе элемента И 2С по витс  логическа  единица, на выходе o;i новибратора 14 по витс  одиночный импульс , который установит триггер 11 в единичное состо ние. В дальнейшем происходит изменение сигнатуры в форми- рсвател х 1, 3 сигнатур и счет тактов в счет- 41/ке, образованном счетчиком 9 и триггером 11, до тех пор, пока содержимое фс рмирователей Т, 2 сигнатур не совпадут, при этом на выходе блока 7 по витс  логический нуль, на выходе элемента ИЛИ 16 та оке по витс  логический нуль, который запретит прохождение синхроимпульсов че эез элемент И 18. На выходе блока 8 будет логический нуль- признак того, что ошибоч- ньй вектор только один. На этом работа анализатора завершаетс  с индикацией двэичного кода пор дкового номера оши- бснного вектора информации (пачки искаженных битов).

Пусть ошибочные биты пачки ошибок расположены в двух соседних ошибочных векторах информации. Тогда по завершение работы анализатора будет индициро- ва ъс  двоичное число, в младшем разр де ко 0рого - единица (признак кратности ошибочных веткоров информации). В этом случае работа анализатора повтор етс  за- нозо (необходимо еще раз производить сжатие анализирумой двоичной последова- те/ьности). При этом работа анализатора

аналогична рассмотренной выше за исключением следующего: на вход 31 анализатора поступает потенциальный сигнал (логическа  единица), соответствующий адресу вторых эталонных сигнатур, хран щихс  в блоках 4-6. Эти эталонные сигнатуры занос тс  соответственно в формирователи 1-3 сигнатур по внешнему управл ющему сигналу , поступающему на вход 30.

0В процессе сжати  векторов информации на выходе элемента И-НЕ 24 будут че- редоватьс  состо ни  логического нул  и единицы. Если N (начальное состо ние счетчика 10) четное число, то вектора информа5 ции. пор дковые номеры которых нечетные, исключаютс  из последовательности векторов информации и не участвуют в процессе сжати  последовательности, так как в соответствующие их по влению моменты време0 ни на выходе элемента И-НЕ 24 - логический нуль, который запрещает прохождение информации через группу элементов И 22. Аналогично, если N - нечетное число, то исключаютс  векторы информа5 ции, пор дковые номера которых четные.

В соответствии с предложением о том, что в анализируемой двоичной последовательности имеет место пачка ошибочных бит, размерность которой не превышает k, a

0 ошибочные биты располагаютс  в двух ошибочных соседних векторах, следует, что пор дковый номер одного из них четный, а пор дковый номер другого ошибочного вектора - нечетный. Поэтому при сжатии

5 последовательности векторов информации один ошибочный вектор исключаетс  из последовательности сжимаемых векторов информации, а другой остаетс . Таким образом, когда в последовательности век0 торов информации имеет место только один ошибочный вектор, в конце работы анализатора будет индицироватьс  двоичные число (за исключением младшего и старшего разр да), равное пор дковому номе5 ру ошибочного вектора. Пор дковый номер второго ошибочного вектора равен (п-1) или (п+1). При этом в младшем разр де индицируемого двоичного числа (признак кратности ошибочных векторов информа0 ции) должен быть логический нуль, в старшем разр де (признак отсутстви  компенсации ошибок в одном из формирователей сигнатур) - логическа  единица. В противном случае в анализируемой после5 довательности пачка ошибочных битов, размерность которой превышает k.

Claims (1)

1. Формула изобретени  Многоканальный сигнатурный анализатор , содержащий два счетчика, два блока

   сравнени , блок индикации, элемент ИЛИ, два триггера, одновибратор, элемент задержки , группу элементов И, три элемента И, три блока хранени  эталонных сигнатур, три формировател  сигнатур, входы сброса которых образуют вход сброса анализатора, входы сброса первого и второго триггеров, входы считывани  первого, второго и третьего блоков хранени  эталонных сигнатур, установочный вход первого счетчика и вход параллельной загрузки второго счетчика объединены и образуют вход пуска анализатора , группа информационных входов второго счетчика образует группу входов- начальной установки анализатора, группа разр дных выходов первого счетчика соединена с группой входов блока индикации, выход первого элемента И соединен с тактовым входом второго счетчика, инверсный выход старшего разр да которого соединен с первым входом первого элемента И, группы информационных выходов первого и второго блоков хранени  эталонных сигнатур соединены соответственно с группами входов начальной установки первого и второго формирователей сигнатур, выход первого блока сравнени  соединен с первым входом элемента ИЛИ и первым входом второго элемента И, второй вход которого соединен с пр мым выходом старшего разр да первого счетчика, инверсный выход старшего разр да которого соединен с вторым входом элемента ИЛИ и счетным входом первого триггера, инверсный выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход третьего элемента И соединен со счетным входом второго триггера, с вторым входом первого элемента И и входом элемента задержки, выход которого соединен с тактовыми входами первого, второго и третьего формирователей сигнатур, группы информационных входов которых поразр дно объединены и подключены к выходам

   соответствующих элементов И группы, выход второго блока сравнени  и пр мой выход второго триггера соединены соответственно с первым и вторым входами блока

   индикации, инверсный выход второго триггера соединен с тактовым входом первого счетчика, выход второго элемента И соединен с входом одновибратора, выход которого соединен с установочным входом второго

   триггера, третий вход третьего элемента И образует первый тактовый вход анализатора , группа информационных выходов третьего блока хранени  эталонных сигнатур соединена с группой входов начальной установки третьего формировател  сигнатур, группа информационных выходов первого формировател  сигнатур соединена с первыми группами входов первого и второго блоков сравнени , группы информационных выходов второго и третьего формирователей сигнатур соединены с вторыми группами входов первого и второго блоков сравнени  соответственно, отличающийс  тем, что, с целью повышени 

   достоверности контрол , он дополнительно содержит регистр сдвига, четвертый элемент И и элемент И-НЕ, выход которого соединен с первым входом четвертого элемента И, второй вход которого подключен к инверсному выходу последнего разр да первого счетчика, выход четвертого элемента И соединен с первыми входами элементов И группы, вторые входы которых подключены к соответствующим разр дным выходам регистра сдвига, информационный и тактовый входы которого образуют соответственно информационный и второй тактовый входы анализатора, первый вход элемента И-НЕ и

   адресные входы первого, второго и третьего блоков хранени  эталонных сигнатур образуют вход задани  эталонных сигнатур анализатора , второй вход элемента И-НЕ подключен к выходу младшего разр да второго счетчика.