SU1005027A1 - Преобразователь двоично-дес тичного кода в двоичный - Google Patents

Description

входами логического нул  и логической единицы преобразовател . Кроме того, преобразователь дес  тичного разр да дес тков в двоичный код содержит дес ть элементов И и четыре элемента ИЛИ, выходы которых  вл ютс  выходами преобразовател  разр да дес тков в двоичный код, инверсный вход младаиего разр да которого соединен с первыми входами первого, второго, третьего и четвер того элементов И, вторые входы кото рых соединены соответственно с инверсными входами третьего, четвертого , второго и третьего разр дов преобразовател  разр да дес тков в двоичный код, пр мой вход первого разр да которого соединен с первыми входами п того, шестого и седьмого элементов И, вторые входы которых соединены соответственно с первыми входами восьмого, дев того и вторым входом восьмого элементов И и с пр  Jviыми входами третьего и второго и инверсным входом второго разр дов преобразовател  разр да десйтков в двоичный код,,инверсный вход трет го разр да которого соединен соответственно с третьими входами шесто го и седьмого элементов И и вторым входом дев того элемента И, первый и второй входы.дес того элемента И соединены с инверсным входом четвер того разр да преобразовател  разр д дес тков в двоичный код, выходы дву младших разр дов которого соединены соответственно с пр мым входом первого и инверсным входом второго раз р дов преобразовател  разр дов дес  ков в двоичный код, выходы первого и п того, четвертого и дев того, седь мого и дес того элементов И соедине вы соответственно с входами первого второго и третьего элементов ИЛИ, выходы второго, третьего, шестого и восьмого элементов И соединены с вхо дами четвертого элемента ИЛИ. Преобразователь дес тичного разр да сотен в двоичный код содержит тринадцать элементов И и п ть элемен тов ИЛИ, выходы которых  вл ютс  выходами старших разр дов преобразовател  разр да сотен в двоичный код пр мой вход первого разр да которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соеди нены соответственно с инверсными вхо дами четвертого, второго, пр мыми вх дами третьего и четвертого разр дов преобразовател  разр да сотен в двоичный код, пр мой вход первого разр да которого соединен с первыми входами п того, шестого и седьмого элементов И, вторые входы которых соединены соответственно с пр мыми вхо дами четвертого, п того и инверсным входом третьего разр дов преобразовател  разр да сотен в двоичный код, пр мой вход второго разр да которого соединен с третьим входом седьмого элемента И и с первыми входами восьмого и дев того элементов И, вторые входы которых соединены соответственно с инверсным и пр мым входами третьего разр да преобразовател  разр да сотен в двоичный код, инверсный вход второго разр да которого соединен с .первыми входами дес того и одиннадцатого элементов И, вторые входы которых соединены с пр мым входом третьего разр да преобразовател  разр да сотен в двоичный код, пр мой вход четвертого разр да которого через двенадцатый и тринадцатый элементы И соединен соответственно с первыми входами первого и второго элементов ИЛИ, вторые входь которых Соединены соответственно с выходами восьмого и дев того элементов И, а третий вход первого элемента ИЛИ соединен с выходом одиннадцатого элемента И, выходы первого и шестого элементов И соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходами п того и второго элементов И, выходы третьего , четвертого, седьмого и дес того элементов И соединены с входами п того элемента ИЛИ, входы первого , второго и третьего разр дов преобразовател  разр да сотен в двоичный код соответственно  вл ютс  выходaivffl трех младших разр дов преобразовател  разр да сотен в двоичный код, помимо этого, в нем разр д сумматора состоит из трех мультиплексеров , выходы которых  вл ютс  соответственно выходами суммы, младшего и старшего разр дов переноса сумматора , а управл ющие входы всех мультиплексеров соединены соответственно с входами первого и второго слагаемых и с входами младшего и старшего разр дов переноса, первый вход первого мультиплексера соединен с пр мым входом третьего слагаемого , а первые входы второго и третьего г 1ультиплексеров соединены с входом логического нул , второй и третий входы первого и второго мультиплексеров соединены соответственно с, инверсным и пр мым входами третьего слагаемого, четвертые входы первого и второго мультиплексеров - соответственно с пр мым входом третьего слагаемого и входом логической единицы, п тые входы первого и второго мультиплексеров соединены соответственно с инверсным и пр мым входами третьего слагаемого, шестой и седьмой входы первого и второго мультиплексеров соединены соответственно с пр мом входс и третьего слагаемого и входом логической единицы., входы с первого по седьмой третьего мультиплексера соединены с входом логического нул , восьмой и дев тый входы первого мультиплексера соединены с инверсным входом третьего слагаемого, восьмой и дев тый входы второго и третьего мультиплексеров соединены соответственно с пр мым и инверсным входами третьего слагаемого, с пр мым входом третьего слагаемого и входом логического нул , дес тый и один .надцатый входы первого, второго и третьего мультиплексеров соединены соответственно с пр мым входом третьего слагаемого, с входом логической единицы и входом логического нул , двенадцатый вход первого, и второго мультиплексеров соединен с инверсным входом третьего слагаемого , а двенадцатый, тринадцатый и четырнадцатый входы третьего мультиплексера соединены соответственно с пр мым входом третьего слагаемого/ с входом логического нул  и входом логической единицы, тринадцатый и четырнадцатый входы первого мультиплексера соединены соответственно с пр мым и инверсным входами третьего слагаемого, а п тныдцатый и шестнадцатый входы первого мультиплексера соединены соответственно с инверсным и пр мым входами третьего слагаемого , тринадцатый и четырнадцатый входы второго мультиплексера соединены соответственно с входом логической единицы и инверсным входом третьего слагаемого, п тнадца .тый и шестнадцатый входы второго мультиплексера - с инверсным входом третьего слагаемого и входом ло гической единицы, п тнадцатый и шестнадцатый входы третьего мультиплексера соединены соответственно с пр мым входом третьего слагаемого и входом логической единицы- .

На фиг. 1 приведена блок-схема предложенного преобразовател  ; на фиг. 2 и 3 - схемы преобразователей разр дов дес тков и сотен в двоичный код; на фиг. 4 - схема одного разр дасумматора.

Преобразователь содержит (фиг. 1) триггерные тетрады 1, преобразователи 2 дес тичных разр дов в. двоичный код, причем преобразователь 2-1  вл етс  преобразователем разр да дес тков, а преобразователь 2-2 преобразователем разр да сотен, сумматор 3. .

Сумматор 3  вл етс  сумматором с многоуровневым переносом. На входы 4 и 5 сумматора 3 подаютс  уровни логического нул  и логической единицы соответственно.

Преобразователь разр да дес тков в двоичный код (фиг. 2) содержит эле

менты И 6-15 и элементы ИЛИ 16-19, объединенные в элементы И-ИЛИ.

Преобразователь разр да сотен в двоичный код (фиг. 3) содержит элементы И 20-32 и элементы ИЛИ 33-37, также объединенные в элементы И-ИЛИ.

Разр д сумматора (фиг. 4) содержит мультиплексеры 38-40, формующие значение разр дной суммы, сигнала пе реноса в соседний старший разр д и сигнала переноса в следующий разр д.

Работа преобразовател  двоично-дес тичного числа и ДВОИЧНЫЙ основана на позиционном представлении дес тичного числа

ао10° + + ... апЮ. ...

Это число по весам дес тичного числа преобразуетс  в двоичные эквиваленты

()2.+ (ai 10)2 + ...(а и двоичные эквиваленты суммируют

5 К°)

где к - числа от 1 до 9; п - разр дность числа.

Преобразователи дес тичных разр дов в двоичный код стро тс  по таблицам истинности. В табл. 1 приведен таблица истинности дл  преобразовател  дес тков; в табл. 2 - таблица истинности дл  преобразовател  дес тичного разр да сотен ; в табл.3 таблица истинности трехвходового сумматора .

Работа устройства по сн етс  на ел е ующем примере.

Число 358 представлено, в тетрадах в виде 0011,0101, 1000. Пр мые и инверсные выходы двоично-дес тичного кода ООН тетрады сотен 1-3, двоично-дес тичного кода 0101 тетрады дес тков 1-2 поступают на входы преобразовател  разр да сотен 2-2 и дес тков 2-1 соответственно. После . преобразовани  на выходах преобразов тел  сотен (2, 2, 2, 2, 2, 2, 2., 21, 2)в двоичный эквивалент формируетс  код 0100 1011 00, а на выходах преобразовател  дес тков (24 25, 2, 23, 22, 2, 2°)в двоичный эквивалент - код 011 00 10.

Двоичные эквиваленты кодов сотен; (300)2 и кодов дес тков (.50)2 и двоично-дес тичный код тетрады единиц 1000 поразр дно складываютс  на многовходовом сумматоре 3.

Сложение чисел

1000

, 00110010 0100101100

0101100110

обеспечивает перевод искомого числа 358 в двоичную систему счислени  за один такт сложени .

Использование данного преобразовател  позволит значительно повысить быстродействие, а по qpaBHeнию с асинхронным комбинационным преобразователем 1 упростить схему и повысить ее надежность.

Таблица формула изобретени  1. Преобразователь двоично-дес  тичного кода в двоичный, содержащий триггерные тетрады входного кода и сумматор, выходы которого  вл ют с  выходами преобразовател , а вхо ды трех младшйх разр дов сумматора соединены соответственно с выходами трех старших разр дов младшей триггерной тетрады, выход младшего разр да которой  вл етс  выходом младшего разр да преобразовател , входы которого  вл ютс  входами триггерных тетрад, отличающийс  тем, что, с целью повьошени  быстродействи  преобразовател , в него введена группа из (п- 1)-го преобразовател  дес тичных разр дов в двоичный код, где п - число дес тич ных разр дов входного кода, содержа щего преобразователь дес тичного ра р да дес тков и преобразователь дес тичного разр да сотен в двоичный код, а сумматор выполнен многовходо вым, причем входы i-го где i 1 - (п - 1) преобразовател  дес тичног разр да в двоичный код.группы соеди нен с выходами (f + 1) -и триггерной тетрады, а разр дные выходы i -го преобразовател  дес тичных разр дов в двоичный код группы соединены с входами соответствующих разр дов су матора, первый и второй дополнительные входы сумматора соединены соответственно с входами логичес кого нул  и логической единицы преобразовател . 2. Преобразователь по п. 1, о т личающийс  тем, что в нем преобразователь дес тичного разр да дес тков в дв.оичный код содержит дес ть элементов И и четыре элемента ИЛИ, выходы которых  вл ютс  выходами преобразовател  разр да дес  ков в двоичный код, инверсный вход мла.цшего раз-р да которого соединен с первыми входами первого,второго, третьего и четвертого элементов И,вто рые входы которых соеди-нены соответствен но с инверсными входами третьего четвертого, второго и третьего разр дов преобразовател  разр да де с тков в.двоичный код, пр мой вход первого разр да которого соединен с первыми входами п того, шестого и седьмого элементов И, вторые входы которых соединены соответственно с первыми входами восьмого, дев того и вторым входом восьмого элементов И и с пр мыми входами третьего и второ го и инверсным входом второго разр  дов преобразовател  разр да дес тков в двоичный код, инверсный вход третьего разр да которого соединен соответственно с третьими входами шестого и седьмого элементов И и вторым входом дев того элемента И, первый и второй вхрды дес того элемента И соединены с инверсным входом четвертого разр да преобразовател  разр да дес тков в двоичный код, выходы двух младших разр дов которого соединены соответственно с пр мым входом первого и инверсным .входом второго разр дов преобразовател  .разр дов дес тков в двоичный код, выходы первого и п того, четвертого и дев того, седьмого и дес того элементов И соединены соответственно с входами первого, второго; и третьего элементов ИЛИ, выходы второго , третьего, шестого и восьмого элементов И соединены с входами четвертого элемента ИЛИ. 3. Преобразователь по пп-. 1 и 2, отличающийс  тем, что в нем преобразователь дес тичного разр да сотен в двоичный код содержит тринадцать элементов И. и п ть элементов ИЛИ, выходы которых  вл ютс  выходами старших разр дов преобразовател  разр да сотен в двоичный код, пр мой вход первого разр да которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с инверсными входами четвертого, второго , пр мыми входами третьего и четвертого разр дов преобразовател  разр да сотен в двоичный код, пр мой вход первого разр да которого соединен с первыми входами п того, шестого и седьмого элементов И, вторые входы которых соединены соответственно с пр мыми входами четвёртого , п того и инверсным входом третьегр разр дов, преобразовател  ; разр да; сотен в двоичный код, пр мой вход второго разр да которого соединен с третьим входом седьмого элемента И и с первьп да входами вось мого и дев того элементов И, вторые входы которых соединены соответственно с инверсным и пр мым вхСДами третьего разр да преобразовател  разр да сотен в двоичный код, иКЗерсный вход второго разр да которого соединен с первыми входами дес того и одиннадцатого элементов И, вторые входы которых соединены с пр мым входом третьего разр да преобразовател  разр да сотен в двоичный код, пр мой вход четвертого разр да которого через двенадцатый и тринадцатый элементы И соединен соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходами восьмого и дев того элементов И,, а третий вход первого элемента ИЛИ соединен с выходом одиннадцатого элемента И, выходы первого и шестого элементов И соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, вторые входы которых.соединены с выходами п того ,и второго элементов И, выходал третьего, четвертого, седьмого и дес того элементов И соединены с входами п того элемента ИЛИ, пр мые входы первого, второго и третьего разр дов преобразовател  разр да сотен в двоичный код соответственно  вл ютс  выходами трех младших раз р дов преобразовател  разр да -сотен в двоичный код. 4. Преобразователь по пп, 1 - 3, отличающийс  тем, что в нем разр д сумматора состоит из трех мультиплекСеров, выходы которых  вл ютс  соответственно выходами суммы, младшего и старшегоразр дов переноса сумматора, а управл ющие ..входы всех мультиплек Серов соединены соответственно с входами первого и второго слагаемых к с входами младшего разр дов переноса, первый вход первого мультиплексёра соединен с пр мым входом третьего слагаемого, а первые входы в.торого и третьего мультиплекСеров соединены с входом логического нул , второй и третий входы первого и второго мультиплекс ров соединены соответственно с инверсным и пр мым входами третьего слагаемого, четвертые входы первого второго мультип-лексеров - соответст венно с пр мым входом третьего слагаемого и входом логической единицы п тые входы первого и второго мульти плексеров соединены соответственно с х нверсным и пр мым входами третьего cj araeMoro, шестой и седьмой входы первого и второго мультиплексеров соединены соответственно с пр мым входом третьего слагаемого и входом логи аской единицы, входы с первого по седьмой третьего мультиплексёра соединены -Сх ходом логического нул  восьмой и .тый входы первого мул типлексёра coeдинe ы с инверсным входом третьего слагаемого , восьмой и дев тый входы второго и третьего мультиплексеров соединены соответственно с пр мым и инверсным входами третьего слагаемого, с пр мым входом третьего слагаемого и входом логического нул , дес тый .и одиннадцатый входы первого, второго и третьего мультиплексеров соединены соответственно с пр ким входом третьего слагаемого, с входом логической единицы и входом логического нул  , двенс1дцатый вход первого и втог рого мультиплексеров- соединен с инверсным входом третьего слагаемого , а двенадцатый, тринадцатый и четырнадцатый входы третьего мультиплексёра соединены-соответственно с входом третьего слагаемого, с входом логического нул  и входом логической, единицы, тринадцатый и четырнадцатый входы первого мультиплексёра соединены соответственно с пр мым и инверсным входами третьего слагаемого, а п тнадцатый и шестнадцатый входы первого мультиплексёра соединены -соответственно с инверсным и входами третьего слагаемого, тринадцатый и четырнадцатый входы второго мультиплексера соединены соответственно с входом логической единицы и инверс.ным входом третьего слагаемого, п тнадцатый и шестнадцатый входы второго мультиплексёра - с инверсным входом третьего слагаемого и входом логической единицы, п тнадцатый и шестнадцатый входы третьего мультиплексёра соединены соответственно с пр мым входом третьего слагаемого и входом логической единицы. Источники информации, прин тые во внимание при экспертизе . 1.Алексенко А.Г. Основы микросхемотехники . Сов. радио, 1977, с. 77-78, рис. 54. 2.Патент США 3705299, кл. 235-155, 1973.

2

2L

Claims (4)

1. Формула изобретения

   1. Преобразователь двоично-десятичного кода в двоичный, содержащий триггерные тетрады входного кода · и сумматор, выходы которого являют- 5 ся выходами преобразователя, а входы трех.младших разрядов сумматора соединены соответственно с выходами трех старших разрядов младшей триггерной тетрады, выход младшего раз- Ю ряда которой является выходом младшего разряда преобразователя, входы которого являются входами триггерных тетрад, отличающийся тем, что, с целью повышения быстро- 15 действия преобразователя, в него введена группа из (n- lj-ro преобразователя десятичных разрядов в двоичный код, где η - число десятичных разрядов входного кода, содержа- __ щего преобразователь десятичного раз- ^и ряда десятков и преобразователь десятичного разряда сотен в двоичный' код, а сумматор выполнен многовходовым, причем входы, i-го где i = 1 - (η - 1) преобразователя десятичного разряда в двоичный код.группы соединен с выходами (i + 1) -й триггерной тетрады, а разрядные выходы ϊ-го преобразователя десятичных разрядов в двоичный код группы соединены с входами соответствующих разрядов сумматора, первый и второй дополнительные входы сумматора соединены соответственно с входами логического нуля и логической единицы прё- 35 образователя.
2. 2. Преобразователь по π. 1, о т личающийся тем, что в нем преобразователь десятичного разряда десятков в двоичный код содержит 40 десять элементов И и четыре элемента ИЛИ, выходы которых являются выходами преобразователя разряда десяти ков в двоичный код, инверсный вход младшего разряда которого соединен 45 с первыми входами первого,второго, третьего и четвертого элементов ^вторые входы которых соединены соответст вен но с инверсными входами третьего, четвертого, второго и третьего разрядов преобразователя разряда десятков в.двоичный код, прямой вход первого разряда которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторые входы которых соединены соответственно с первыми входами восьмого, девятого и вторым входом восьмого элементов И и с прямыми входами третьего и второ го и инверсным входом второго разрядов преобразователя разряда десят- 60 ков в двоичный код, инверсный вход третьего разряда которого соединен соответственно с третьими входами шестого и седьмого элементов И и вторым входом девятого элемента И, 65 первый и второй входы десятого элемента И соединены с инверсным входом четвертого разряда преобразователя разряда десятков в двоичный код, выходы двух младших разрядов которого соединены соответственно с прямым входом первого и инверсным .входом второго разрядов преобразователя разрядов десятков в двоичный кОД, выходы первого и пятого, четвертого и девятого, седьмого и десятого элементов И соединены соответственно с входами первого, второго; и третьего элементов ИЛИ, выходы второго, третьего, шестого и восьмого элементов И соединены с входами четвертого элемента ИЛИ.
3. 3. Преобразователь по пи. 1 и 2, отличающийся тем, что в нем преобразователь десятичного разряда сотен в двоичный код содержит тринадцать элементов И. и пять элементов ИЛИ, выходы которых являются выходами старших разрядов преобразователя разряда сотен в двоичный код, прямой вход первого разряда которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с инверсными входами четвертого, второго, прямыми входами третьего и четвертого разрядов Преобразователя разряда сотен в двоичный код, прямой вход первого разряда которого соединен с первыми входами пятого, шестого и седьмого элементов И, вторые входы которых соединены соответственно с прямыми входами четвёртого, пятого и инверсным входом третьего разрядов, преобразователя разряда· сотен в двоичный код, прямой вход второго разряда которого соединен с третьим входом седьмого элемента И и с первыкда входами восьмого и девятого элементов И, вторые входы которых соединены соответственно с инверсным и прямым входами третьего разряда преобразователя разряда сотен в двоичный код, инверсный вход второго разряда которого соединен с первыми входами десятого и одиннадцатого элементов И, вторые входы которых соединены с прямым входом третьего разряда преобразователя разряда сотен в двоичный код, прямой вход четвертого разряда которого через двенадцатый и тринадцатый элементы И соединен соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходами восьмого и девятого элементов И,, а третий вход первого элемента ИЛИ соединен с выходом одиннадцатого элемента И, выходы первого и шестого элементов И соединены соответственно с первыми входами третьего и чет13 вертого элементов ИЛИ, вторые входы которых.соединены с выходами пятого и второго элементов И, выходы третьего, четвертого, седьмого и десятого элементов И соединены с . входами пятого элемента ИЛИ, прямые входы первого, второго и третьего разрядов преобразователя разряда сотен в двоичный код соответственно являются выходами трех младших раз рядов преобразователя разряда -сотен Ю в двоичный код.
4. 4. Преобразователь по пп. 1 - 3, о тличающий ся тем, что в нем разряд сумматора состоит из трех мультиплексеров, выходы которых 15 являются соответственно выходами суммы, младшего и старшего разрядов переноса сумматора, а управляющие ..входы всех мультиплексеров соединены соответственно с входами первого и 20 второго слагаемых и с входами младшего разрядов переноса, первый вход первого мультиплексора соединен с прямым входом третьего слагаемого, а первые входы второго и третьего 25 мультиплексеров соединены с входом логического нуля, второй и третий входы первого и второго мультиплексеров соединены соответственно с инверсным и прямым входами Третьего 3Q слагаемого, четвертые входы первого.и второго мультиплексеров - соответственно с прямым входом третьего слагаемого и входом логической единицы, пятые входы первого и второго мульти , плексеров соединены соответственно с \$шверсным и прямым входами третьего слагаемого, шестой и седьмой входы первого и второго мультиплексеров соединены соответственно с прямым входом третьего слагаемого и входом ^0 логической единицы, входы с первого по седьмой третьего мультиплексора соединеньГс^входом логического нуля, восьмой и девйт^й входы первого мультиплексера соединены с инверсным 45 входом третьего слагаемого , восьмой и девятый входы второго и третьего мультиплексеров соединены соответственно с прямым и' инверсным входами третьего слагаемого, с прямым входом третьего слагаемого и входом ло⁵ гического нуля, десятый и одиннадцатый входы первого, второго и третьего мультиплексеров соединены соответственно с прямым входом третьего слагаемого, с входом логической единицы и входом логического нуля, двенадцатый вход первого и вто^рого мультиплексеров· соединен с инверсным входом третьего слагаемого, а двенадцатый, тринадцатый и четырнадцатый входы третьего мультиплексера соединены соответственно с пряным входом третьего слагаемого, с входом логического нуля и входом логической, единицы, тринадцатый и четырнадцатый входы первого мультиплексора соединены соответственно с прямым и инверсным входами третьего слагаемого, а пятнадцатый и шестнадцатый входы первого мультиплексора соединены соответственно с инверсным и прямым входами третьего слагаемого, тринадцатый и четырнадцатый входы второго мульти-’ •плексера соединены соответственно с входом логической единицы и инверсным входом третьего слагаемого, пятнадцатый и шестнадцатый входы второго мультиплексора - с инверсным входом третьего слагаемого и входом логической единицы, пятнадцатый и шестнадцатый входы третьего мультиплексера соединены соответственно с прямым входом третьего слагаемого и входом логической единицы,