RU215289U1 - Асинхронный компаратор двоичных чисел в последовательном коде - Google Patents

Abstract

Полезная модель относится к электронике и предназначена для использования в счетных и управляющих устройствах, в первую очередь выполняемых на микросхемах малой степени интеграции. Ее технический результат, заключающийся в упрощении устройства, достигается за счет сокращения количества видов используемых в устройстве логических элементов и изменения их электрических связей. Компаратор выполняет сравнение пар двоичных чисел А и В, последовательно поступающих младшим либо старшим разрядом вперед, по признакам А<В, А>В и А=В, имея в своем составе три логических элемента 1, 2, 3 2И-НЕ, пять- 4, 5, 6, 7, 10 2ИЛИ-НЕ и два - 8, 9 3ИЛИ-НЕ. Логические уровни сигналов разрядов a_i и b_i сравниваемых чисел могут переключаться в произвольные моменты времени с временным сдвигом относительно друг друга в пределах границ допустимых значений. 5 ил.

Description

Полезная модель относится к электронике и предназначена для использования в счетных и управляющих устройствах, в первую очередь выполняемых на микросхемах малой степени интеграции.

Известен компаратор двоичных чисел, описанный в патенте РФ на полезную модель №189024 МПК G06F 7/02, Н03К 5/22, G05B 1/03, опубликованном 06 мая 2019 г. [1], который может быть выполнен на одних только микросхемах с элементами 2ИЛИ-НЕ, входящих в большинство широко применяемых логических серий. Однако количество микросхем в этом устройстве, работающем по параллельному принципу, будет слишком велико.

Для устройств на микросхемах малой степени интеграции лучше подходит последовательный алгоритм, выполняемый, например, компаратором двоичных чисел, описанным в патенте РФ №2757832 МПК G06F 7/02, опубликованном 21 октября 2021 г. [2]. По своей технической сущности он наиболее близок данной полезной модели.

Это устройство содержит всего семь широкодоступных логических элементов: элемент 2И, элемент 2ИЛИ, инвертор, два мажоритарных элемента и два элемента задержки. Однако все они с большим избытком входят в состав разных микросхем, что приводит к увеличению требуемого числа микросхем при неполном их использовании.

Другой недостаток устройства-аналога происходит оттого, что его элементы 2И и 2ИЛИ на первые входы принимают сигналы сравниваемых разрядов через инвертор, а на вторые - прямо со входа устройства. Одновременное переключение входных сигналов с высокого уровня в низкий, которое не должно изменить единичное состояние элемента 2ИЛИ, создает на его выходе отрицательный импульс помехи. В случае параллельного переключения входных сигналов из нуля в единицу положительный импульс помехи возникает на выходе элемента 2И, который должен оставаться в нулевом логическом состоянии.

Помехи проникают на выходы компаратора и могут вызвать его ложное срабатывание, особенно, когда входные логические уровни изменяются с некоторым сдвигом по времени относительно друг друга, что увеличивает длительности импульсов помех.

Устройство-аналог выполняет сравнение двоичных чисел в последовательном коде, поступающем младшим разрядом вперед. В некоторых случаях применения более рационально начинать проверку со старших разрядов, так как это часто позволяет определить отношение чисел до завершения полного сравнения.

Технический результат полезной модели состоит в упрощении устройства в случае его реализации на микросхемах малой степени интеграции за счет уменьшения числа видов используемых логических элементов, а также в снижении его чувствительности к несинхронности переключений входных сигналов и возможности сравнения чисел, поступающих старшим разрядом вперед.

Технический результат достигается тем, что в асинхронный компаратор двоичных чисел в последовательном коде, содержащий первый и второй элементы, первые входы которых соединены с выходом третьего элемента, второй вход первого и первый вход третьего элементов соответственно подключены ко входам разрядов первого и второго сравниваемых чисел А и В, четвертый и пятый элементы, первые входы которых соответственно соединены с выходами второго и первого элементов, дополнительно введены с шестого по девятый элементы, первый, второй и третий элементы устройства выполняют логическую функцию И-НЕ, а с четвертого по девятый - ИЛИ-НЕ, вторые входы второго и пятого элементов подключены ко входу разрядов второго из сравниваемых чисел В, а вторые входы третьего и четвертого элементов - ко входу разрядов первого из сравниваемых чисел А, первые входы шестого и седьмого элементов соответственно соединены с выходами четвертого и пятого элементов, а их выходы - к первым входам восьмого и девятого элементов, выходы которых соответственно соединены со вторыми входами шестого и седьмого элементов и являются первым и вторым выходами устройства для сигнала превышения первого числа вторым А<В и сигнала превышения первым числом второго А>В, вторые входы восьмого и девятого элементов соответственно соединены с выходами пятого и четвертого элементов, если сравниваемые числа поступают младшим разрядом вперед, или - со вторым и первым выходами устройства, если разряды сравниваемых чисел следуют начиная со старшего, третьи входы восьмого и девятого элементов соединены и являются входом устройства для сигнала сброса результатов сравнения.

В указанном выполнении устройства используются логические элементы только трех видов - 2И-НЕ, 2ИЛИ-НЕ и 3ИЛИ-НЕ.

Отличительными признаками полезной модели являются виды и наличие дополнительных элементов, а также их электрические связи.

Полезную модель поясняют чертежи. Фиг. 1 и 3 представляют электрические схемы асинхронного компаратора двоичных чисел в двух вариантах выполнения, когда сравниваемые числа поступают соответственно младшим и старшим разрядом вперед, а временные диаграммы, поясняющие их работу, приведены на фиг. 2 и 4. Фиг. 5 представляет критические для ложного срабатывания устройства случаи рассогласования моментов переключений входных сигналов.

Асинхронный компаратор двоичных чисел в последовательном коде содержит с первого по третий логические элементы 1, … 3 2И-НЕ, с четвертого по седьмой логические элементы 4,… 7 2ИЛИ-НЕ, восьмой и девятый - 8 и 9 3ИЛИ-НЕ. Выходы элементов 1 и 2 соответственно подключены к первым входам элементов 5 и 4, а их первые входы соединены с выходом элемента 3, первый вход которого вместе со вторыми входами элементов 2 и 5 подключены ко входу разряда b_i второго из сравниваемых чисел В. Вторые входы элементов 1, 3 и 4 подключены ко входу разряда a_i первого из сравниваемых чисел А. Первые входы элементов 6 и 7 соединены с выходами элементов 4 и 5 соответственно, а их выходы - с первыми входами элементов 8 и 9, выходы которых соответственно соединены со вторыми входами элементов 6, 7 и являются выходами устройства для сигнала превышения первого числа вторым А<В и сигнала превышения первым числом второго А>В. Вторые входы элементов 8 и 9 соответственно соединены с выходами элементов 5 и 4, если сравниваемые числа поступают младшим разрядом вперед, как на фиг. 1, или - с выходами устройства для сигналов признаков А>В и А<В (фиг. 3), если разряды сравниваемых чисел следуют начиная со старшего. Третьи входы элементов 8 и 9 соединены со входом устройства для сигнала сброса результатов сравнения - Сброс.

Устройство может быть дополнено элементом 10 2ИЛИ-НЕ, входы которого соединены с выходами сигналов признаков А<В и А>В устройства, а его выход являются выходом устройства для сигнала равенства сравниваемых чисел А=В.

Устройство работает следующим образом.

Сравнение пар разрядов a_i, и b_i одного порядка i чисел А и В поясняет следующая таблица.

Из таблицы видно, что признаком истинности неравенства a_i<b_i является единичное значение конъюнкции

а неравенства

Инверсные им логические выражения

соответствуют обратным соотношениям a_i≥b_i и a_i≤b_i, а равенство разрядов a_i=b_i можно рассматривать как случай одновременного выполнения неравенств a_i≥b_i и a_i≤b_i, представляемый логическим произведением соответствующих выражений

В последовательном поразрядном сравнении чисел А и В вновь поступающие разряды a_i и b_i относительно ранее проверенных могут выступать как более старшие, так и как младшие.

В первом случае справедливость неравенства a_i<b_i или a_i>b_i однозначно определяет соотношение состоящих из всех проверенных разрядов частей А и В - a_ia_i-1…а₀<b_ib_i-1…b₀ или a_ia_i-1…а₀>b_ib_i-1…b₀. Истинность расширенного неравенства a_i≤b_i, обратного a_i>b_i, оставляет в силе ложность или истинность ранее установленного соотношения частей из предыдущих разрядов a_i-1…а₀<b_i-1…b₀ для всех проверенных. Неравенство a_i≥b_i, обратное a_i<b_i, также проявляет себя относительно соотношения a_i-1…а₀>b_i-1…b₀.

Алгоритм сравнения чисел, следующих младшим разрядом вперед, описывают следующие формулы, в которых взятые в фигурные скобки неравенства представляют логические переменные, истинные и ложные значения которых соответствуют выполнению и невыполнению заключенных в скобки выражений.

В случае следования разрядов сравниваемых чисел А и В в порядке убывания старшинства превышение одного числа другим устанавливается при первом же выполнении любого из неравенств a_i<b_i или a_i>b_i. Поэтому истинность неравенства a_i<b_i или a_i>b_i для очередной пары разрядов сможет повлиять на общий результат только при невыполнении противонаправленного ему неравенства a_n-1…a_i+1>b_n-1…b_i+1 или a_n-i…a_i+1<b_n-1…b_i+1 для предыдущих разрядов.

Логические формулы представляют это следующим образом.

В схемах фиг. 1 и 3 сигналы переменных

и

формируют элементы 1, 2 и 4, 5 с помощью элемента 3, выдающего дизъюнкцию инверсий сигналов a_i и b_i. Элементы 1 и 2 выполняют инверсии логических произведений дизъюнкции

с сигналами a_i и b_i соответственно, а элементы 4 и 5 возвращают выходные сигналы элементов 1 и 2 к виду

дополнительно умножая их на инверсии сигналов a_i и b_i, поступающих прямо со входов устройства.

Элементы 6 и 7 формируют из выходных сигналов устройства и сигналов признаков сравнения очередной пары входных разрядов дизъюнкции и с инверсиями передают их соответственно на входы элементов 8 и 9, которые выполняют конъюнкции этих дизъюнкций, согласно следующим выражениям.

Для схемы фиг. 1:

Для схемы фиг. 3:

Связи выходов элементов 8 и 9 со входами элементов 6 и 7 соответственно замыкают пары элементов 6, 8 и 7, 9 в кольцевые триггерные цепи, которые воспринимают сигналы логической единицы на первых входах элементов 6 и 7 как команды установки в единичное состояние, а на вторых и третьих входах элементов 8 и 9 как имеющие преимущество команды обнуления. При нулевом уровне на входе Сброс и на выходах элементов 4 и 5 триггеры на элементах 6, 8 и 7, 9 сохраняют состояния сигналов на выходах устройства.

Временные диаграммы работы компараторов двоичных чисел в последовательном коде, поступающих младшим и старшим разрядом вперед, представляют фиг. 2 и 4 соответственно. Тонкими вертикальными линиями на них показаны временные интервалы, равные средней задержке переключений логических элементов.

Сравнение каждой пары чисел А и В начинается с установки триггеров на элементах 6, 8 и 7, 9 в нулевые состояния, то есть со сброса результата предыдущего сравнения. При единичном уровне сигнала на входе Сброс выходные сигналы признаков сравнения А<В и А>В принимают нулевые значения и остаются в них, независимо от логических уровней на входах a_i, b_i.

После прекращения сигнала Сброс актуальный сигнал a_i<b_i или a_i>b_i для первоочередной пары разрядов получает возможность установить соответствующий триггер на элементах 6, 8 или 7, 9 в состояние логической единицы. Если в результате сравнения разрядов первоочередной и следующих пар на выходах элементов 4 и 5 не появились единичные импульсы, на выходах устройства остаются логические нули.

При появлении на входах устройства пары разрядов, связанных отношением a_i<b_i или a_i>b_i его выход для соответствующего признака сравнения А<В или А>В переходит в состояние логической единицы и оно будет сохраняться для варианта на фиг. 1 до появления очередной пары в противоположном соотношении или до появления активного сигнала на входе Сброс, а на фиг. 3 его можно изменить, то есть перевести в ноль только по сигналу сброса.

Конфигурация цепей на элементах 1,2,… 5 исключает появление ложных положительных импульсов на первых входах элементов 6 и 7, которые могут привести к сбоям в работе устройства. Импульсы возникают на выходах элементов 1 и 2, на фиг. 2, 4 и 5 обозначенных как Q1 и Q2, когда один из входных сигналов a_i или b_i переключается из низкого логического уровня в высокий при высоком уровне на другом входе. Из-за задержки сигнала

с выхода элемента 3 относительно входного сигнала a_i или b_i на обоих входах элемента 1 или 2 в течение некоторого времени оказываются единичные уровни. Вызванный этим отрицательный импульс на выходе элемента 1 или 2 не пропускает последующий элемент 4 или 5, имеющий в это время постоянный уровень логической единицы на втором входе.

Ложные положительные импульсы на выходах элементов 4 и 5 появятся только при параллельном переключении сигналов a_i и b_i, со сдвигом относительно друг друга, по времени превышающим задержку элемента 1, 2 или 3, см. фиг. 5. При критическом опережении переключения уровня сигнала на одном из входов устройство выполнит сравнение значений вновь появившегося очередного разряда и задержавшегося на другом входе предыдущего.

Таким образом, асинхронный компаратор двоичных чисел в последовательном коде, которые следуют младшим либо старшим разрядом вперед, выполняет сравнение чисел А и В по признакам А<В, А>В и А=В, имея в своем составе три логических элемента 2И-НЕ, пять - 2ИЛИ-НЕ и два - 3ИЛИ-НЕ. Логические уровни сигналов разрядов сравниваемых чисел могут переключаться в произвольные моменты времени с относительным временным сдвигом в пределах границ допустимых значений.

Claims (1)

1. Асинхронный компаратор двоичных чисел в последовательном коде, содержащий первый и второй элементы, первые входы которых соединены с выходом третьего элемента, второй вход первого и первый вход третьего элементов соответственно подключены ко входам разрядов первого и второго сравниваемых чисел А и В, четвертый и пятый элементы, первые входы которых соответственно соединены с выходами второго и первого элементов, отличающийся тем, что дополнительно содержит с шестого по девятый элементы, первый, второй и третий элементы устройства выполняют логическую функцию И-НЕ, а с четвертого по девятый - ИЛИ-НЕ, вторые входы второго и пятого элементов подключены ко входу разрядов второго из сравниваемых числа В, а вторые входы третьего и четвертого элементов - ко входу разрядов первого из сравниваемых числа А, первые входы шестого и седьмого элементов соответственно соединены с выходами четвертого и пятого элементов, а их выходы - c первыми входами восьмого и девятого элементов, выходы которых соответственно соединены со вторыми входами шестого и седьмого элементов и являются первым и вторым выходами устройства для сигнала превышения первого числа вторым А<В и сигнала превышения первым числом второго А>В, вторые входы восьмого и девятого элементов соответственно соединены с выходами пятого и четвертого элементов, если сравниваемые числа поступают младшим разрядом вперед, или - со вторым и первым выходами устройства, если разряды сравниваемых чисел следуют начиная со старшего, третьи входы восьмого и девятого элементов соединены и являются входом устройства для сигнала сброса результатов сравнения.

Images