Изобретение относитс к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей . Известен преобразователь двоичкого кода в двоично-дес тичный, содержащий счетчик, дешифратор и распределитель ) Недостаток этого преобразовател состоит в низком быстродействии, св занным с последовательной обработкой разр дов довичного кода. Наиболее близким к предлагаемому вл етс преобразователь двоичного кода в |двоичньШ. код; в двоично-дес тичный, содержаш 1й накапливашцнй сумматор, состо щий из комбинационного сумматора и регистра, информационный вход которого соединен с выходом комбинационного сумматора, а выход соединен с первым входом комби национного сумматора, блок управлени выздтанием, двоичный счетчик, коммутатор , выходной регистр, входы которого соединены с соответству щини выходами коммутатора, информационный вход которого соединен с выходом двоичного счетчика, а управлйтцие входы соединены с соответствующими выходами блока управлени вычитанием 1едостаток этого преобразовател так же состоит в низком быстродействии , так как в нем осуществл етс последовательное вычита1д1е из исходного двоичного числа степеней дес тичного числа, представленных двоичным кодом. Целью изобретени вл етс повышение быстродействи .. Эта цель достигаетс тем, что преобразователь двоичного кода в дес тичкый, содержаний накапливак ций сумматор , состо щий из комбинационного сумматора и регистра, информационный вход которого соединен с выходом комбинационного сумматора, а выход соединен с первым входом комбинацион ного сумматора, блок управлени вычитанием , двоичный счетчик, коммутатор , выходной регистр, входы которого соединены с соответствунлцими вы ходами коммутатора, информационный вход которого соединен с выходом дво ичного счетчика, а управл ющие входы соединены с соответствующими выходами блока управлени вычитанием, до полнительно содержит блок формировани двойчных эквивалентов, блок управнени сдвигом, элементы И первые входы которых соединены с входом записи регистра и тактовым; входом преобразовател , вторые входы соединены с соответствующими выходами блока уп равлени сдвигом и соответствуюищми входами первой группы входом блока формировани двоичньк эквивалентов, а в-1ходы элементов И соединены с соответствующими входами двоичного счетчика, выход накапливающего сумма тора соединен с входами блока управлени сдвигом и блока управлени вычитанием выходы которого соединены с соответствующими входами второй груп пы входов блока формировани двоичhuix эквивалентов. А также тем, что в нем блок управлени сдвигом содержит первый и второй элементы 2И-НЕ/2И, первый и второй элементы ЗйЛИ-НЕ/ЗИЛИ, входы которых вл ютс входом блока управлени сдвигом, выход первого элемента ЗИЛИ-НЕ/ЗИЛИ вл тс первым выходом блока управлени сдвигом инверсный выход первого элемента ЗИЛИ-НЕ/ЗИЛИ соединен с первыми входами элементов 2И-НЕ/2И, второй нкод первого элемента 2И-11Е/2И соединен с выходом второго элемента ЗИЛИ-НЕ/ /ЗИЛИ, инверсный выход первого элемента 2И-НЕ/2И соединен со вторым входом второго элемента /И НЕ/2И, выходы первого и второго элементов 2И-НЕ/2И вл ютс соответственно вто рым и третьеим выходами блока управлени сдвигом. На фиг. 1 приведена блок-схема преобразовател ; на фиг. 2 - пример выполнени блока управлени вычитанием; на фиг. 3 - пример выполнени блока управлени сдвигом дл преобразовани 13 разр дных двоичных чисел . Преобразователь содержит накапливающий сумматор 1, состо щий из регистра 2 и комбинационного сумматора 3, блок 4 управлени вычитанием, блок 5 управлени сдвигом, блок 6 формировани двоичных эквивалентов, элементы И 7-9, двоичный счетчик Ю, коммутатор П,выходной регистр 12, выходы 13-У5 блока 4 управлени вычитанием , выходы 16-18 блока 5 управлени сдвигом. Блок 4 управлени вычитанием содержит (фиг. 2 ) элементы ИЛИ 19-24, элементы И 25-31. Блок 5 управлени сдвигом содержит (фиг.З элементы 3 ШЖ-НЕ/ЗИЛИ 32,33 и элементы 2И-НЕ/2И 34,35. Тактовый вход преобразовател 36 соединен с входом записи регистра 2 и первыми входами элементов И 7-9. Выходы регистра 2 соединены со вхо-7 дами блока 4 управлени вычитанием, входами блока 5 управлени сдвигом у первымн входами комбинационного сумматора 3. Выходы комбинационного сумматора 3 соединены со входами регистра 1. Выходы 13-15 блока 4 управлени вычитанием подключены к первым входам блока формировани двоичных эквивалентов и к управл ющим входам коммутатора 1I. Выходы блока 6 формировани двоичных эквивалентов подключены ко вторым входам комбинационного сумматора 3, выходы 16-18 блока 3 управлени сдвигом соединены с управл ющими входами блока 6 и с первыми входамиэлементов И 7-8. Выходы элементов и 7-9 соединены со входами двоичного счетчика 10 следующим образом: выход элемента И 7 со входом первого (младшего) разр да счетчика 10, выход элемента И В со входом второго разр да 1вес.2), выход И 9 подключен ко входу третьего (вес.4) разр да двоичного счетчика 10. Вторые входы элементов И 7-9 и вход записи регистра 2 соединены с тактовым входом преобразовател . Выход двоичного счетчика 10 соединен с информациоттьтмг входами коммутатора 11, выходы которого под1слючены ко входам выходлого регистра 12. Принципы работы преобразовател основаны навычитании из двоичного числа двоичных кодов степеней дес тичного числа (1000, 100, 10). В зависимости от значений разр дов двоичного числа вычитаема константа может умножатьс на 1,2 шш 4, т.е... вычитаютс числа 4000,2000,1000,400, 200,100,40,20,10. Количество вычитаний подсчитьюаетс двоичным счетчи ком с последукидей фиксацией в выход ном регистре. Преобразователь работает следующ образом. В исходном состо нии в регистр 2 записано преобразуемое двоичное чис ло, двоичный счетчик 10 и выкодной регистр 12 установлены в ноль. Код, записанный в регистре 2, анализируе с в блоке 4 управлени вычитанием. Если анализируемый код содержит ты с чи, то по вл етс сигнал на выхода 13 блока 4 управлени вычитанием , если код не содержит тыс ч, а содержит сотни , то по вл етс си нал на выходе 14, а если он содержит только дес тки то по вл етс сигнал на выходе 15. По сигналу с выхода 13 блок 6 формировани двоичных эквивалентов формирует двоичный код числа тыс ча - 01111011110, по сигналу с выхода 14 - двоичного кода числа сто - 01100100, с выхода 16 - двоичного кода числа дес ть 01010 (коды показы, начина с младших разр дов ). Одновременно осуществл етс анализ разр дов двоичного числа в блоке 5 управлени сдвигом, который вырабатывает указани , на сколько разр дов должен быть сдвинут соответствующий двоичнб о эквивалент . Если константа должна быть передана на вход комбинационного сум матора 3 без сдвига по вл етс сигнал на выходе 18 блока 5 управлени сдвигом, если должна быть сдвинута на один разр д (умножена на два), то по вл етс сигнал на выходе 17, если должна быть сдвинута на два разр да (умножена на 4), то по вл етс сигнал на выходе 16 блока 5 управлени сдвигом. Одновременно сигналы управлени сдвигами с выходом 16-18 поступают на ;первыё входы элементов И 7-9. Комбинационш 1й сумматор 3 осуществл ет вычитание из двоичного числа, записанного в регистре 2 константы , поступающей с выхода блока 6 При поступлении импульса тактовс частоты результат вычитани эатшсьюа етс в регистр 2, а и дабичный счетчик 10 добавлена единица в соответвующий разр д. Операци вычитаема по тор етс с каждым импульсом тактовой частоты до тех Пор, пока числов регистре 2 не.станет меньше дес ти. Коммутатор 11 осуществл ет запись содержимого двоичного счетчика 10 в 786 соответствукицзпо тетраду выходного регистра 12 (тетрада тыс ч, сотен, ,дес тков), единицы двоично-дес тичиого числа фиксируютс в регистре 2 накапливающего сумматора 1. Так, наприме , число 7695 преобразуетс за 9 тактов, причем в первом такте вычтено число 4000, во втором - 2000, в третьем - 1UOO, четвертом - 400, п том - 300, шестом -40, седьмом и восьмом - по 20, в дев том также вычтено число 10. Блок 4 управлени вычитанием осуществл ет анализ всех разр дов содержимого регистра 2. Функции выходов блока 4 имеют следующий вид выход 13 ,.,-a +a -ag+a U5- а. aj« ад) ; выход 14 fv -|ja9+a8+a7+a6a5 (а4+ -ьаЗ+а2); выход 15 f - a6+a5+a4+a3(a2+al), где al - ai2 значени двоичных разр дов , Наличие на входах блока 4 управ-, лени вычитанием любого из разр дов alO-al2 (веса 1024) 204, 4096) свидетельствует о том, что анализируемое число содержит тыс чи. Об этом же свидетельствует одновременное наличие а5-а9 или al-a9. В этих случа х по витс сигнал на выходе 13. О наличии в анализируемом числе сотен свидетельствует один из разр дов а7-а9 комбинаци разр дов а5, а6 при наличии одного из разр дов а2-а4. В этом случае по вл етс сигнал на выходе 14. При наличии одного из разр дов а4а6 или комбинации разр дов а2, аЗ или al, аЗ по вл етс сигнал на выходе 15. По вление сигнала на выходе 13 блокирует выходы 14, 15 блока 4 управлени вычитанием. После сформировани тетрады тыс двоично-дес тичного числа снимаетс условие блокировки на входе элемента И 28 и начнетс формирование тетрады сотен, затем дес ткор двоично-дес тичного числа. Сигнал с выхода элемента И 31, по вл ющийс при отсутствии сигналов на выходах 13-15 (анализируемое число не содержит тыс ч, сотен и дес тков) ожет быть использован как сигнал конца преобразовани . Сигнал на выходе 16 блока 5 управени сдвигом по вл етс при наличии единицы в разр дах al2, а9, а6 1веса 096, 512, 64). В этих случа х контанта передаетс на вход комбинационкого сумматора 3 со сдвигом на 2 разр да умноженной на 4). При наличии в анализируемом числе одного из разр дов all, а8, а5 (веса 2048, 256,32 по вл етс сигнал на выходе 1/, по которому константа передаетс на вход комбинационного сумматора со сдвигом на один разр д (умножена на 2). В остальных.случа х константа передаетс без сдвига. Сигналы с выходом 6.-18 блока 5 управлени сдвигом управл ют добавле нием еди1шц в двоичный счетчик 10. Если константа передаетс со сдвигом на два разр да (имеетс сигнал на вы ходе 16 блока 5 управлени сдвигом), при поступлении импульса тактовой ча тоты по вл етс сигнал на выходе эле мента И 9 и добавл етс единица в ра р д двоичного счетчика 10, имеющего вес 4, т.е. содержимое счетчика увеличиваетс на 4. При наличии сигнала на выходе 17 в счетчик добавл етс два, а при наличии сигнала на выходе 18 добавл етс 1 в младший разр д двоичного счетчика 10. Врем преобразовани в предложенном устройстве меньше, чем в известном , так как за одну операцию может вычитатьс константа, умноженна на два или четыре. Так, дл приведенног выше примера преобразовани числа 7695. в преобразователе f23 понадобитс 25 тактов, тогда как в пре;тложениом только 9. Кроме того, предложенный преобразователь проще в реализации , так как отпадает необходимость анализа знака остатка после ка ф1ой операции вычитани и нет необходимости в восстановлении операнда при отрицательном знаке остатка. Дл восствновлени операнда необходимо иметь дополнительный регистр операнда, либо добавл ть к остатку вычитаемое, т.е. требуетс дополнительное оборудование. Формула изобретени 1. Преобразователь двоичного кода в двоично-дес тичный, содержап;ий накапливающий сумматор, состо щи из комбинационного сумматора и регистра , и1«1|Ормационный вход которого соединен с выходом комбинационного сумматора, а выход соединен с первым входом комбинационного сумматор блок управлени вычитанием, двоичный счетчик, коммутатор, выходной регистр , рходы которого соединены с соответствующими выходами коммутатора , информационный вход которого соединен с выходом двоичного счетчика, а управл ющие входы соединены с соoтвeтcтвyющ ш .выходами блока управлени вычитанием, отличаюи и с тем, что, с целью повышени быстродействи , он содерлшт блок формироватш двоичньпс эквивалентов , блок управлени сдвигом, элементы И, первые входы которых соединены с входом записи регистра и тактовым входом преобразовател , вторые входы соеданены с соответствующими вьпсодами блока управлени сдвигом и с соответствующими входами первой группы входом блока формировани двоичных эквивалентов, а выходы элементов И соединень с соответствуннцими входами двоичного счетчика, выход регистра соединен с входами блока управлени сдвигом и блока.управлени вычитанием, выходы которого соединены с соответствующими входами второй группы входом блока формировани двоичных эквивалентов, 2. Преобразователь по п.1, о тлича ющийс тем, что в нем блок управлени сдвигом содержит первый и второй элементы 2И-НЕ/2И, первый и второй элементы ЗИЛИ-НЕ/ЗИЛИ, входы которых вл ютс входом блока управлени сдвигом, выход первого элемента ЗИЛИ-НЕ/ЗШШ вл етс первым выходом блока управлени сдвигом, инверсный выход первого элемента ЗИЛИ-НЕ/ЗИЛИ соединен с первь1ми ахо дами элементов 2И-НЕ/2И, второй вход первого элемента 2И-НЕ/2И соединен с выходом второго элемента ЗИЛИ-НЕ/ЗШШ, инверсный выход первого элемента 2И- -НЕ/2И,соединен со вторым входом второго элемента 2И-НЕ/2И, выходы первого и второго элементов 2И-НЕ/2И вл ютс соответственно вторым и третьим выходами блока управлени сдвигом . Источники информа1щи, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР кл. G06F 5/02, № 525944, 1976.