JP2001036414A - Ｃｒｃ符号生成回路及びｃｒｃエラー検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 生成多項式をプログラマブルに選択可能な、
複数ビット毎の処理を実現するＣＲＣ符号生成回路およ
びＣＲＣエラー検出回路を提供するものである。 【解決手段】 直前までの入力データに対し求められて
いる剰余を入力ビット数分だけシフトした多項式と、入
力複数ビットに対応した多項式とを排他論理和として加
算して得られる多項式を、生成多項式の次数より小さい
多項式部分と、その次数以上の多項式部分とに分割す
る。生成多項式の次数以上の多項式部分を更に分割し、
その分割した多項式部分の係数（０または１）の組み合
わせに対応した（生成多項式で割った）剰余をテーブル
引きにより求める。このテーブル引きによって得られた
（次数以上の分割した多項式部分の）各剰余と、生成多
項式の次数より小さい多項式部分を排他論理和として加
算する。加算して得られた結果が、そのときの入力デー
タまでの剰余となる。以上の処理を、すべてのデータを
入力するまで続けることによって、最終的な剰余が求め
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、生成多項式をプロ
グラマブルに選択可能な、複数ビット毎の処理を実現す
るＣＲＣ符号生成回路およびこれを利用したＣＲＣエラ
ー検出回路に関する。

【０００２】

【従来の技術】ＣＲＣ符号は、通信やデジタルデータ記
録の装置において、受信記録の誤りを検出するために広
く用いられている。このＣＲＣ符号（ＣｙｃｌｉｃＲｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ Ｃｏｄｅ）は、ｍビット
の冗長ビットを付加することで、ｍビット以下の全ての
エラーを検出することができ、比較的少ない冗長ビット
を付加することによって高いエラー検出能力をもたせる
ようにしたものである。

【０００３】このＣＲＣ符号は巡回符号であるため、生
成多項式が決まれば、シフトレジスタと排他的論理和回
路を用いて容易に構成されるものであった。しかしなが
ら、シフトレジスタにシリアルにデータを入力する必要
があり、メモリにパラレルに格納されたデータに対しＣ
ＲＣ符号の付加や複合を行う場合、パラレルに読み出し
たデータをシリアルに変換した後にシフトレジスタと論
理和回路で構成されたＣＲＣ演算回路に入力する必要が
あった。そのためにゲート数の増加や、制御回路の複雑
化、回路動作の速度低下などを招来するという問題点が
あった。

【０００４】これに対して、パラレルデータに対するＣ
ＲＣ符号の生成や検査をゲート数を減少して単純な制御
回路で高速に実施できる回路が考案された。例えば、特
開平４−２８４５４１号公報はその一つで８ビット毎に
データ入力し、生成多項式による剰余を求める回路を組
み合わせ回路で構成したＣＲＣ検出回路が記載されてい
る。

【０００５】従来の生成多項式を回路で構成しているＣ
ＲＣ検出回路の一例を図５に示す。図において、剰余レ
ジスタ（１６ビット（５−４））から、１６次の生成多
項式による剰余を上位８ビット、下位８ビットに分割し
て出力し、入力データ（８げーとビット）と排他論理和
をとる（５−１）。排他論理和をとったデータ（８ビッ
ト）を回路で構成されている剰余生成部（５−２）に入
力する。剰余生成部（５−２）から出力されたデータ
（１６ビット）の上位８ビットと剰余レジスタの下位８
ビットの排他論理和（５−３）をとる。排他論理和をと
ったデータ（８ビット）を上位８ビット、剰余生成部
（５−２）から出力されたデータ（１６ビット）の下位
８ビットとして１６ビットデータに戻し、剰余レジスタ
（５−４）に入力する。この処理をすべてのデータを入
力するまで続け、最終的に出力されるデータ（１６ビッ
ト（５−５））を調べる事によりＣＲＣ検出を行ってい
た。

【０００６】更に、従来技術の資料について簡単に説明
する。

【０００７】特開平５−２４４０１６号公報は、デジタ
ルデータのエラーチェックのためのＣＲＣ符号を計算す
るＣＲＣ計算回路の改良に関する。ｎ 次多項式の上位
ｋ項が取り得る全ての式をｍ次基本式で除算した各剰余
が記録されたメモリと、多項式の上位ｋ項に付加された
各係数に基づいてメモリのアドレスを指定し、対応する
剰余を読み出すアクセス手段と、このアクセス手段で読
み出された剰余を多項式の上位ｋ項を除く下位項に加算
する加算手段とを具備している。

【０００８】このような構成によれば、多項式ｆ（ｘ）
の上位ｋ項を基本式Ｐ（ｘ）で除算した剰余をメモリか
らアクセスして多項式ｆ（ｘ）の下位項に加えるように
したのでｋ回のシフト動作が１回のメモリのアクセス動
作に置換されることになり、簡易な構成で、ＣＲＣ符号
の計算速度を従来に比してｋ倍に高速化する事ができ
る。

【０００９】特開平６−２２４７８３号公報は、ディジ
タル通信方式における受信データの誤り検出および訂正
処理を行う巡回符号化およびＣＲＣ装置に関する。従来
の巡回符号化およびＣＲＣ処理の処理時間を短縮し、コ
ンピュータの他の処理に対する有効な活用をはかるよう
にしたものである。

【００１０】この発明の構成として、２ｎ個の各のデー
タを前記生成多項式で除算した剰余データから生成され
る剰余テーブルを、剰余テーブルを格納した剰余テーブ
ル記憶手段と、前記剰余テーブルの参照アドレスを生成
する参照アドレス生成手段と、前記参照アドレスに対応
する前記剰余テーブルを読み出す剰余テーブル読み出し
手段と、前記参照アドレス生成手段と前記剰余テーブル
読み出し手段とを予め定めた回数分反復する反復手段と
を具備するものである。

【００１１】特開平６―３１１０４９号公報は、ＣＲＣ
符号を算出する生成多項式を回路にて実現させる場合
に、ＣＲＣ符号算出の対象データを４ビット毎に処理で
きるように少ないデータ処理回数でＣＲＣ符号を算出で
きるようにしたものである。したがって、従来の１ビッ
ト毎の処理に比較して４倍以上の速度で処理を行うこと
ができ、更に、ソフトウェアにおいても同様にＣＲＣの
符号化および複合化をプログラムにより高速に処理でき
る。

【００１２】特開平７−９５０９６号公報は、ＣＲＣ符
号の生成をパラレルで処理することにより、高速処理を
行うＣＲＣ生成装置において、あらゆる生成多項式、入
力データ幅に対応して、ＣＲＣ符号を生成する事のでき
る汎用性のあるプログラマブル並列ＣＲＣ生成装置を目
的とするものである。この装置は、生成多項式にもとず
いて、入力データのＣＲＣ符号を生成するためのＣＲＣ
計算用データ格納部と、所定の生成多項式に対するＣＲ
Ｃ符号を生成するためのＣＲＣ計算用データをプログラ
マブルにＣＲＣ計算用データ格納部に設定するデータ設
定部と、データ設定部によりＣＲＣ計算用データ格納部
に設定されたＣＲＣ計算用データと入力データからＣＲ
Ｃ符号を生成する並列ＣＲＣ計算部とを具備している。

【００１３】しかし、上記の従来技術では、生成多項式
が特定の１種類に限られるという問題点があった。した
がって、使用する生成多項式が特定されている場合は良
いが、生成多項式が特定出来ない場合には対応すること
が不可能であった。その理由は、生成多項式による剰余
の算出を生成多項式で特定される組み合せ回路で構成し
ていることに依るものであった。

【発明が解決しようとする課題】本発明の目的は、以上
の問題を解決する為、使用する生成多項式に応じてテー
ブルの内容を変更する事によって、生成多項式をプログ
ラマブルに選択可能であり、複数ビット毎の処理を実現
するＣＲＣ符号生成回路およびＣＲＣエラー検出回路を
提供するものである。

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を提供するものである。

【００１４】即ち、本発明に係るＣＲＣ符号生成回路お
よびＣＲＣエラー検出回路の第１の態様は、剰余をラッ
チするｍビットの剰余レジスタと、該剰余レジスタの上
位ｎビットと入力データｎビットの排他論理和をとる排
他論理和部と、該排他論理和をとったデータを分割する
分割部と、前記分割されたデータに対応する剰余が格納
されているテーブル、該テーブルから選んだ各各の剰余
の排他論理和をとるＥｘｃｌｕｓｉｖｅ＿ＯＲ部と、該
Ｅｘｃｌｕｓｉｖｅ＿ＯＲ部から出力されるデータｍビ
ットの上位ｎビットと前記剰余レジスタの下位ｍ−ｎビ
ットを具備し、前記テーブルを所望の生成多項式に対応
したものと置き換えることにより、プログラマブルに生
成多項式を選択することが可能であるＣＲＣ符号生成回
路、により与えられる。

【００１５】また、本発明の第２の態様は、剰余をラッ
チするｍビットの剰余レジスタ、該剰余レジスタの上位
ｎビットを分割する分割部、分割されたデータに対応す
る剰余が格納されているテーブル、該テーブルから選ん
だ各の剰余の排他論理和をとるＥｘｃｌｕｓｉｖｅ＿Ｏ
Ｒ部、該Ｅｘｃｌｕｓｉｖｅ＿ＯＲ部から出力されるｍ
ビットのデータと、剰余レジスタの下位ｍ−ｎビットを
上位ｍ−ｎビット、入力データを下位ｎビットとするｍ
ビットのデータとの排他論理和をとる排他論理和部とを
具備し、ｎビット入力毎にＣＲＣ符号を付加された特定
のデータの剰余を順次求め、剰余が０か否かにより割り
切れるかどうかを調べることを特徴とするＣＲＣエラー
検出回路、により与えられる。

【００１６】

【発明の実施の形態】複数ビット毎の処理実現のため、
複数ビットのデータを入力毎に、以下の処理を行う。直
前までの入力データに対し求められている剰余を入力ビ
ット数分だけシフトした多項式と、入力複数ビットに対
応した多項式とを加算（排他論理和）して得られる多項
式を、生成多項式の次数より小さい多項式部分と、次数
以上の多項式部分とに分割する。生成多項式の次数以上
の多項式部分を更に分割し、その分割した多項式部分の
係数（０または１）の組み合わせに対応した（生成多項
式で割った）剰余をテーブル引きにより求める。テーブ
ル引きによって得られた（次数以上の分割した多項式部
分の）各剰余と、生成多項式の次数より小さい多項式部
分を加算（排他的論理和）する。加算（排他論理和）し
て得られた結果が、その時の入力データまでの剰余とな
る。以上の処理を、すべてのデータを入力するまで続け
る事によって、最終的な剰余を求める。

【００１７】上述のテーブルを、所望の生成多項式に対
応したものと置き換えることにより、プログラマブルに
生成多項式を選択することが可能になる。従って、本発
明は、様々な生成多項式を使用する可能性のある汎用プ
ロセッサ等に有効である。

【００１８】

【作用】以下に、本発明に係るＣＲＣ符号生成回路の具
体例を図面を参照して詳細に説明する。

【００１９】最初に、多項式表現を定義する。ｋビット
のデータＤ（＝｛ｄ_ｉ（ｉ＝０〜ｋ−１）｝）の多項式
表現Ｄ（ｘ）を次式で定義する。

【００２０】 Ｄ（ｘ）＝Σｄ_ｉｘ^{ｋ−１−ｉ}（ｉ＝０〜ｋ−１） ここで、ＣＲＣ符号手法とは、送信すべきｎビット
（｛ａ_ｉ（ｉ＝０〜ｎ−１）｝）データ（これをデータ
Ａとする）に冗長なビットとしてＣＲＣ符号を付加する
事により、受信側でエラー検出を可能とするものであ
る。

【００２１】生成多項式Ｇ（ｘ）がｍ次の場合、ＣＲＣ
符号はｍビットで、データＡ（ｎビット）にＣＲＣ符号
（ｍビット）を付加した（ｍ＋ｎ）ビット（これをデー
タＢとする）を送信する。ＣＲＣ符号は、データＢの多
項式表現Ｂ（ｘ）がＧ（ｘ）で割り切れるように生成さ
れる。実際には、ＣＲＣ符号は、ｘ^ｍＡ（ｘ）をＧ
（ｘ）で割った剰余で与えられる。剰余をR（ｘ）、商
をＱ（ｘ）とすると、次式が成り立つ。

【００２２】 ｘ^ｍＡ（ｘ）＝Ｑ（ｘ）＊Ｇ（ｘ）＋Ｒ（ｘ） データＡにＣＲＣ符号を付加した送信データＢの多項式
表現Ｂ（ｘ）は、下式のようになり、Ｇ（ｘ）で割り切
れる。ここで、Ｒ（ｘ）がＣＲＣ符号である。

【００２３】Ｂ（ｘ）＝ｘ^ｍＡ（ｘ）＋Ｒ（ｘ）＝Ｑ
（ｘ）＊Ｇ（ｘ） 受信側でのＣＲＣエラー検出では、受信したデータＢ1
のＧ（ｘ）による剰余を求め、剰余が０であることをチ
ェックする。送信エラーがなければ、データＢ1とデー
タＢが等しく剰余が０である。

【００２４】以下に、本発明の理論について説明する。

【００２５】まず、ＣＲＣ符号生成の理論から説明す
る。

【００２６】ここで送信すべきデータＡのビット数をＬ
＊ｎとする。本発明では、データＡのＣＲＣ符号を求め
る処理、つまりｘ^ｍＡ（ｘ）の剰余を求める処理を、デ
ータＡのビットをｎビット毎に入力しながら逐次的に進
める。

【００２７】Ａのｊビット目までのデータをA_ｊ（＝
｛ａ_ｉ｝，ｉ＝０〜ｊ−１）で表す。その多項式表現は
A_ｊ（ｘ）（＝Σａ_ｉｘ^{ｊ−１−ｉ}（ｉ＝０〜ｊ−
１））となる。また、ｘ^ｍＡ_ｊ（ｘ）をＧ（ｘ）で割っ
た剰余（次数ｍ−１以下の多項式）をＲ_ｊ（ｘ）とす
る。

【００２８】本発明では、ｎビット毎に入力し、その時
点までに入力したｎ＊ｋビットまでのＡ_ｎ＊ｋ（ｘ）に
対応するｘ^ｍＡ_ｎ＊ｋ（ｘ）の剰余Ｒ_ｎ＊ｋ（ｘ）を順
次求め、ｎビット入力をＬ回行いＡ（ｘ）の全ビットが
入力された時点で最終的にｘ ^ｍＡ（ｘ）の剰余であるＣ
ＲＣ符号が求まるようにしている。

【００２９】ｘ^ｍＡ_ｎ＊ｋ（ｘ）をＧ（ｘ）で割った商
をＱ_ｎ＊ｋ（ｘ）とすると ｘ^ｍＡ_ｎ＊ｋ（ｘ）＝Ｑ_ｎ＊ｋ（ｘ）Ｇ（ｘ）+ Ｒ_ｎ＊ｋ（ｘ） ［式１ ］ と書ける。また、Ａ_{ｎ＊（ｋ＋１）}とＡ_ｎ＊ｋとの関係
は下式のようになる。

【００３０】 Ａ_{ｎ＊(ｋ＋１）}（ｘ）＝ｘ^ｎＡ_ｎ＊ｋ（ｘ）+Σａ_{ｎ＊ｋ+ｉ}ｘ^ｎ-1-ｉ （ ｉ＝０〜ｎ−１） ［式２］ ［式１］と［式２］よりｘ^ｍＡ_{ｎ＊(ｋ＋１）}（ｘ）の
剰余Ｒ_{ｎ＊（ｋ＋１）}（ｘ）は下式のようになる。 Ｒ_{ｎ＊(ｋ+1）}（ｘ）≡ｘ^ｎＲ_ｎ＊ｋ（ｘ）+Σａ_{ｎ＊ｋ+ｉ}ｘ^{ｍ+ｎ-1-ｉ} （ ｍ ｏｄ Ｇ（ｘ） ）［式３］ 式［３］の右辺は、次数がｎ＋ｍ−１次となっている。

【００３１】本発明では、式［３］右辺のＧ（ｘ）の剰
余であるＲ_{ｎ＊(ｋ+1）}（ｘ）を求める処理を以下のよ
うに行う。

【００３２】便宜の為、式［３］右辺を ｘ^ｎＲ_ｎ＊ｋ（ｘ）+Σａ_{ｎ＊ｋ+ｉ}ｘ^{ｍ+ｎ-1-ｉ} ＝Ｃ
_{ｎ＊(ｋ+1）}（ｘ） とする。

【００３３】ｘ^ｎＲ_ｎ＊ｋ（ｘ）は、ｎ＋ｍ−１次から
ｎ次までのｍ個の項を持ち、Σａ_{ｎ ＊ｋ+ｉ}ｘ
^{ｍ+ｎ-1-ｉ}は、ｎ＋ｍ−１次からｍ次までのｎ個の項を
持つ。Ｃ_{ｎ＊( ｋ+1）}（ｘ）の計算では、重なる次数の
項の加算（排他論理和）がなされる。

【００３４】Ｃ_{ｎ＊(ｋ+1）}（ｘ）の項は、ｎとｍの大
小関係により、以下のようになる。

【００３５】 Ｃ_{ｎ＊(ｋ+1）}（ｘ）＝Σｃ_ｉｘ^{ｍ+ｎ-１-ｉ} （ｉ＝０〜ｍ−１） （ ｎ＜ｍの時） ＝Σｃ_ｉｘ^{ｍ+ｎ-１-ｉ} （ｉ＝０〜ｎ−１） （ｎ≧ｍの時） 以下、ｎ＜ｍの場合について説明する。

【００３６】Ｃ_{ｎ＊(ｋ+1）}（ｘ）を以下のようにｍ−
１次以下の多項式（Ｃ_{ｎ＊(ｋ+1）}（ｘ）_0）とｍ次以
上の多項式に分割し、ｍ次以上の多項式を更にＹ個に分
割（Ｃ _{ｎ＊(ｋ+1）}（ｘ）_1~Ｃ_{ｎ＊(ｋ+1）}（ｘ）_Y）
する。（ｎ≧ｍの時には、ｘ^ｎＲ_ｎ＊ｋ（ｘ）のすべて
の項がｍ次以上なので、ｍ−１次以下の多項式は存在し
ない。）下は、分割の一例である。 Ｃ_{ｎ＊(ｋ+1）}（ｘ）_0＝Ｒ_{ｎ＊(ｋ+1）}（ｘ）_0＝Σｃ
_ｉｘ^{m+ｎ−１−ｉ} （ｉ＝ｎ〜ｍ−１） Ｃ_{ｎ＊(ｋ+1）}（ｘ）_1＝ｃ_ｍ-3ｘ^ｍ+２ +ｃ_ｍ-2ｘ
^ｍ+1 +ｃ_ｍ-1ｘ^ｍ （ m+2 〜 ｍ次項） Ｃ_{ｎ＊(ｋ+1）}（ｘ）_2＝ｃ_ｍ-5ｘ^ｍ+4 +ｃ_ｍ-4ｘ^ｍ+3
（ m+4 , ｍ+3次項） ：Ｃ_{ｎ＊(ｋ+1）}（ｘ）_Y＝ｃ_０ｘ^ｍ+ｎ-1 +ｃ_１ｘ
^{ｍ +ｎ-2}+ｃ₂ｘ^ｍ+ｎ-3（ m+n-1 〜 ｍ+n-3次項） 定義より、 Ｃ_{ｎ＊(ｋ+1）}（ｘ）＝Ｃ_{ｎ＊(ｋ+1）}（ｘ）_0+Ｃ
_{ｎ＊(ｋ+1）}（ｘ）_1+…+Ｃ_{ｎ ＊(ｋ+1）}（ｘ）_Y である。

【００３７】Ｃ_{ｎ＊(ｋ+1）}（ｘ）_0〜Ｃ
_{ｎ＊(ｋ+1）}（ｘ）_YをＧ（ｘ）で割った剰余（ｍ−１
次以下）をＲ_{ｎ＊(ｋ+1）}（ｘ）_0〜Ｒ
_{ｎ＊(ｋ+1）}（ｘ）_Yとすると、Ｒ_{ｎ ＊(ｋ+1）}（ｘ）
は、ｍ−１次以下の多項式Ｒ_{ｎ＊(ｋ+1）}（ｘ）_0〜Ｒ
_{ｎ＊(ｋ+ 1）}（ｘ）_Yの加算（排他論理和）したものに
等しいから Ｒ_{ｎ＊(ｋ+1）}（ｘ）＝Ｒ_{ｎ＊(ｋ+1）}（ｘ）_0+Ｒ
_{ｎ＊(ｋ+1）}（ｘ）_1+…+Ｒ_{ｎ＊(ｋ+1）}（ｘ）_Y となる。これを計算し、Ｒ_{ｎ＊(ｋ+1）}（ｘ）を求め
る。

【００３８】本発明では、Ｒ_{ｎ＊(ｋ+1）}（ｘ）_１〜Ｒ
_{ｎ＊(ｋ+1）}（ｘ）_Yを求める方法としてテーブルを使
用する。

【００３９】以上の処理について情報多項式をすべて入
力（Ｌ回）するまで続け、最終的な剰余を求める事によ
ってＣＲＣ符号生成が実現される。

【００４０】次にＣＲＣエラー検出の理論について説明
する。ここで受信するＣＲＣ符号を付加されたデータＢ
のビット数をＬ＊ｎとする。本発明では、データＢの剰
余を求める処理を、データＢをｎビット毎に入力しなが
ら逐次的に進める。Ｂのｊビット目までのデータをＢ_ｊ
（＝｛ｂ_ｉ｝，ｉ＝０〜ｊ−１）で表す。その多項式表
現はＢ_ｊ（ｘ）（＝Σｂ_ｉｘ^{ｊ−１−ｉ}（ｉ＝０〜ｊ−
１））となる。また、Ｂ_ｊ（ｘ）をＧ（ｘ）で割った剰
余（ｍ−１次以下の多項式）をＲ_ｊ（ｘ）とする。

【００４１】本発明では、ｎビット入力毎に、Ｂ_ｎ＊ｋ
の剰余Ｒ_ｎ＊ｋを順次求め、ｎビット入力をＬ回行いＢ
の全ビットが入力された時点で最終的な剰余を求め、剰
余が０か否かにより、割り切れるかどうかを調べるもの
である。

【００４２】Ｂ_ｎ＊ｋ（ｘ）をＧ（ｘ）で割った商をＱ
_ｎ＊ｋ（ｘ）とすると Ｂ_ｎ＊ｋ（ｘ）＝Ｑ_ｎ＊ｋ（ｘ）Ｇ（ｘ）+ Ｒ_ｎ＊ｋ（ｘ） ［式４］ と書ける。また、Ｂ_{ｎ＊(ｋ＋１）}（ｘ）とＢ
_ｎｋ（ｘ）との関係は下式のようになる。

【００４３】 Ｂ_{ｎ＊(ｋ＋１）}（ｘ）＝ｘ^ｎＢ_ｎ＊ｋ（ｘ）＋Σｂ_{ｎ＊ｋ＋ｉ}ｘ^{ｎ−１−ｉ} （ｉ＝０〜ｎ−１）［式５］ ［式４］と［式５］よりＢ_{ｎ＊(ｋ＋１）}（ｘ）の剰余Ｒ_{ｎ＊(ｋ+1）}（ｘ）は Ｒ_{ｎ＊(ｋ+1）}（ｘ）≡ｘ^ｎＲ_ｎ＊ｋ（ｘ）+Σｂ_{ｎ＊ｋ+ｉ}ｘ^ｎ-1-ｉ （ｍ ｏｄ Ｇ（ｘ）） ［式６］ となる。

【００４４】［式６］右辺は、Ｒ_ｎ＊ｋをｎビット左シ
フトし空いた右ｎビットに、入力されたｎビットを入れ
たものとなっており、ｍ+ｎ-１次から０次の項まで係数
が１である可能性がある。この点が、ＣＲＣ符号生成時
と異なるが、Ｒ_{ｎ＊(ｋ+1）}（ｘ）を求める処理に関し
ては、ＣＲＣ符号生成と同様である。ＣＲＣ符号生成と
同様に、［式６］右辺をｍ−１次以下の多項式（Ｃ
_{ｎ＊(ｋ+1）}（ｘ）_0）とｍ次以上の多項式に分割し、
ｍ次以上の多項式を更にＹ分割してそれぞれの剰余（Ｒ
_{ｎ＊(ｋ+1）}（ｘ）_0〜Ｒ_{ｎ＊(ｋ+1）}（ｘ）_Y）を求め
る。各々の剰余（Ｒ _{ｎ＊(ｋ+1）}（ｘ）_0〜Ｒ
_{ｎ＊(ｋ+1）}（ｘ）_Y）と加算（排他論理和）をとるこ
とでＲ_{ｎ＊(ｋ+1）}（ｘ）が求められる。

【００４５】以上の処理を情報多項式がすべて入力する
まで（Ｌ回）続け、割り切れるか（最終的な剰余が０）
どうかによってＣＲＣエラー検出を実現する。

【本発明の実施例】以下に、本発明の具体例を図面を参
照しながら詳細に説明する。まずＣＲＣ符号生成回路に
ついて説明する。

【００４６】図１は、本発明のＣＲＣ符号生成回路の実
施例として生成多項式が次数１６ビット、データを８ビ
ット毎に入力し、１６次以上の多項式の係数を２ビット
毎に４分割する場合のＣＲＣ符号生成回路を示すブロッ
ク図である。本ＣＲＣ符号生成回路は、剰余をラッチす
る剰余レジスタ（１６ビット（１−６））；剰余レジス
タの上位８ビットと入力データ（８ビット）の排他論理
和をとる排他論理和部（１−１）；排他論理和をとった
データ（８ビット）を分割する分割部（１−２）；分割
されたデータに対応する剰余が格納されているテーブル
（１−３１〜１−３４）；テーブルから選んだ各々の剰
余の排他論理和をとるExclusive_OR（１−４）；Exclus
ive_ORから出力されるデータ（１６ビット）の上位８ビ
ットと剰余レジスタの下位８ビットの排他論理和をとる
排他論理和部（１−５）；によって構成される。

【００４７】８ビットのデータを入力して、剰余レジス
タ（１−６）のデータ（上位８ビット）と排他論理和
（１−１）をとる。ここで８ビット毎にデータを入力し
ている為、１６次以上の多項式の係数は８ビットにな
る。

【００４８】排他論理和（８ビット）したデータを分割
部（１−２）に入力する。

【００４９】分割部（１−２）は、入力したデータ（８
ビット）を２ビット毎に４分割し、２ビットをそれぞれ
テーブル（１−３１）、（１−３２）、（１−３３）、
（１−３４）に出力する。テーブル（１−３１）、（１
−３２）、（１−３３）、（１−３４）は２ビットを入
力し、それに対応する剰余（１６ビット）をExclusive_
OR（１−４）に出力する。Exclusive_OR（１−４）はテ
ーブル（１−３１）、（１−３２）、（１−３３）、
（１−３４）から入力した４個の剰余の排他論理和をと
り出力する。

【００５０】２ビット毎に分割しているので、係数の組
み合わせは４通りあるが“００”の剰余は“０”である
為、テーブルに持つ必要がないので、２ビットに対しテ
ーブルは３通り用意する。よってテーブルには、全部で
３＊４＝１２通りの剰余を用意すれば良い事になる。１
ビット毎に分割すると、用意する剰余が最も少なく済む
（この場合では、８通りの剰余を用意する事になる）
が、テーブルから選んだ各々の剰余を排他論理和する回
数が増えることになる。

【００５１】各々排他論理和をとったデータの上位８ビ
ットと、剰余レジスタ（１−６）のデータ（下位８ビッ
ト）で排他論理和（１−５）をとる。（４分割している
ので、４つの剰余で排他論理和をとる。排他論理和（１
−５）をとったデータを上位８ビット、各々排他論理和
（１−４）をとったデータの下位８ビットとして、１６
ビットのデータにする。つぎに、その１６ビットのデー
タを剰余レジスタ（１−６）に入力する。

【００５２】以上の処理をすべてのデータを入力するま
で続け、最終的に出力されるデータ（１６ビット（１−
７））がＣＲＣ符号となる。

【００５３】次にＣＲＣエラー検出回路について説明す
る。

【００５４】図２は、本発明のＣＲＣエラー検出回路の
実施例として生成多項式を１６ビット、データを８ビッ
ト毎に入力し、１６次以上の多項式の係数を２ビット毎
に４分割する場合のＣＲＣエラー検出回路を示すブロッ
ク図である。

【００５５】図示のＣＲＣエラー検出回路は、剰余をラ
ッチする剰余レジスタ（１６ビット（２−２））；剰余
レジスタの上位８ビットを分割する分割部（２−３）；
分割されたデータに対応する剰余が格納されているテー
ブル（２−４１〜２−４４）；テーブルから選んだ各々
の剰余の排他論理和をとるExclusive_OR（２−５）；Ex
clusive_ORから出力されるデータ（１６ビット）と、剰
余レジスタの下位８ビットを上位８ビット、入力データ
を下位８ビットとするデータ（１６ビット）との排他論
理和をとる排他論理和部（２−１）；によって構成され
る。

【００５６】剰余レジスタ（２−２）のデータ（上位８
ビット）を分割部（２−３）に入力する。分割部（２−
３）は入力したデータ（８ビット）を図１のＣＲＣ符号
生成回路と同様に２ビット毎に分割し、２ビットをそれ
ぞれテーブル（２−４１）、（２−４２）、（２−４
３）、（２−４４）に出力する。テーブル（２−４
１）、（２−４２）、（２−４３）、（２−４４）は、
２ビットを入力し、それに対応する剰余をExclusive_OR
（２−５）に出力する。

【００５７】Exclusive_OR（２−５）は、テーブル（２
−４１）、（２−４２）、（２−４３）、（２−４４）
から入力した４個の剰余の排他論理和をとり出力する。

【００５８】剰余レジスタ（２−２）のデータ（下位８
ビット）を上位８ビット、入力した８ビットのデータを
下位８ビットとして１６ビットのデータにする。この１
６ビットのデータと、排他論理和をとったデータ（１６
ビット）で排他論理和（２−１）をとる。更に、排他論
理和をとったデータを、剰余レジスタ（２−２）に入力
する。

【００５９】この処理をすべてのデータを入力するまで
続け、最終的に出力されるデータ（１６ビット（２−
６））が０になるかどうかで、エラー検出を行ってい
る。

【００６０】また、テーブルの部分をＲＡＭにして生成
多項式を変える毎に剰余を書き換えたり、複数の生成多
項式に対応した剰余をテーブルに持たせ、セレクタによ
って剰余を切り替える事により、様々な生成多項式に対
応したＣＲＣ符号生成回路及びＣＲＣエラー検出回路が
可能となる。

【００６１】本発明によれば、複数ビット毎の処理を必
要とするＣＲＣ符号生成回路およびＣＲＣエラー検出回
路において、先述のテーブルを、所望の生成多項式に対
応したものと置き換えることにより、プログラマブルに
生成多項式を選択することが可能なＣＲＣ符号生成回路
およびＣＲＣエラー検出回路を実現することが可能にな
る。また入力データを分割（［本発明の実施例］では、
入力データ８ビットを４分割している）する事により、
テーブルの項目数を減らす（［本発明の実施例］では、
４分割する事により分割無しの場合２^８−１＝２５５通
りになるところを１２に減らしている）事が可能であ
る。そして分割しても、各剰余の排他論理和をとる段数
は図６，７で示される様にｌｏｇ_２（分割数）の為、処
理速度も向上する。

【００６２】次に、他の実施例について説明する。

【００６３】図３は、本発明のＣＲＣ符号生成回路の他
の実施例として生成多項式を１６ビット、データを１６
ビット毎に入力し、１６次以上の多項式の係数を４ビッ
ト毎に４分割する場合のＣＲＣ符号生成回路を示すブロ
ック図である。

【００６４】本ＣＲＣ符号生成回路は、剰余をラッチす
る剰余レジスタ（１６ビット（３−５））。剰余レジス
タのデータ（１６ビット）と入力データ（１６ビット）
の排他論理和をとる排他論理和部（３−１）。排他論理
和をとったデータ（１６ビット）を分割する分割部（３
−２）。分割されたデータに対応する剰余が格納されて
いるテーブル（３−３１〜３−３４）。テーブルから選
んだ各々の剰余の排他論理和をとるExclusive_OR（３−
４）によって構成される。

【００６５】１６ビットのデータを入力して、剰余レジ
スタ（３−５）のデータ（１６ビット）と排他論理和
（３−１）をとる。（１６ビット毎にデータを入力して
いる為、１６次以上の多項式の係数は１６ビットにな
る。）

【００６６】排他論理和（１６ビット）したデータを分
割部（３−２）に入力する。分割部（３−２）は入力し
たデータ（１６ビット）を４ビット毎に４分割し、４ビ
ットそれぞれをテーブル（３−３１）、（３−３２）、
（３−３３）、（３−３４）に出力する。テーブル（３
−３１）、（３−３２）、（３−３３）、（３−３４）
は４ビットを入力し、それに対応する剰余をExclusive_
OR（３−４）に出力する。Exclusive_OR（３−４）はテ
ーブル（３−３１）、（３−３２）、（３−３３）、
（３−３４）から入力した４個の剰余の排他論理和をと
り出力する。（４ビット毎に分割しているので、係数の
組み合わせは１５通りある。よってテーブルには、１５
＊４＝６０通りの剰余を用意すれば良い事になる。）

【００６７】排他論理和をとったデータ（１６ビット）
を剰余レジスタ（３−５）に入力する。この処理をすべ
てのデータを入力するまで続け、最終的に出力されるデ
ータ（１６ビット（３−６））がＣＲＣ符号となる。

【００６８】次にＣＲＣエラー検出回路について説明す
る。

【００６９】図４は、本発明のＣＲＣエラー検出回路の
他の実施例として生成多項式を１６ビット、データを１
６ビット毎に入力し、１６次以上の多項式の係数を４ビ
ット毎に４分割する場合のＣＲＣエラー検出回路を示す
ブロック図である。

【００７０】本ＣＲＣエラー検出回路は、剰余をラッチ
する剰余レジスタ（１６ビット（４−２））。剰余レジ
スタのデータ（１６ビット）を分割する分割部（４−
３）。分割されたデータに対応する剰余が格納されてい
るテーブル（４−４１〜４−４４）。テーブルから選ん
だ各々の剰余の排他論理和をとるExclusive_OR（４−
５）。Exclusive_ORから出力されるデータ（１６ビッ
ト）と、入力データ（１６ビット）の排他論理和をとる
排他論理和部（４−１）によって構成される。

【００７１】剰余レジスタ（４−２）のデータ（１６ビ
ット）を分割部（４−３）に入力する。

【００７２】分割部（４−３）は入力したデータ（１６
ビット）を図３のＣＲＣ符号生成回路と同様に４ビット
毎に分割し、４ビットそれぞれをテーブル（４−４
１）、（４−４２）、（４−４３）、（４−４４）に出
力する。テーブル（４−４１）、（４−４２）、（４−
４３）、（４−４４）は４ビットを入力し、それに対応
する剰余をExclusive_OR（４−５）に出力する。

【００７３】排他論理和（４−５）をとったデータ（１
６ビット）と、入力した１６ビットのデータで排他論理
和（４−１）をとる。排他論理和をとったデータを、剰
余レジスタ（４−２）に入力する。

【００７４】この処理をすべてのデータを入力するまで
続け、最終的に出力されるデータ（１６ビット（４−
６））が０になるかどうかで、エラー検出を行ってい
る。 ［発明の効果］複数ビット毎の処理を必要とするＣＲＣ
符号生成回路およびＣＲＣエラー検出回路において、前
述のテーブルを、所望の生成多項式に対応したものと置
き換えることにより、プログラマブルに生成多項式を選
択することが可能なＣＲＣ符号生成回路およびＣＲＣエ
ラー検出回路を実現することが可能になる。また入力デ
ータを分割（［本発明の実施例］では、入力データ８ビ
ットを４分割している）する事により、テーブルの項目
数を減らす（［本発明の実施例］では、４分割する事に
より分割無しの場合２^８−１＝２５５通りになるところ
を１２に減らしている）ことが可能となる。そして分割
しても、各剰余の排他論理和をとる段数は図６，７で示
される様にｌｏｇ_２（分割数）の為、処理速度も向上す
るという利点がある。

【図面の簡単な説明】

【図１】図１は、生成多項式を１６ビット、データを８
ビット毎に入力するＣＲＣ符号生成回路の実施例のブロ
ック図である。

【図２】図２は、生成多項式を１６ビット、データを８
ビット毎に入力し、１６次以上の多項式の係数を２ビッ
ト毎に四分割するＣＲＣエラー検出回路の実施例のブロ
ック図である。

【図３】図３は、生成多項式を１６ビット、データを１
６ビット毎に入力するＣＲＣ符号生成回路の実施例のブ
ロック図である。

【図４】図４は、生成多項式を１６ビット、データを１
６ビット毎に入力し、１６次以上の多項式の係数を４ビ
ット毎に四分割するＣＲＣエラー検出回路の実施例のブ
ロック図である。

【図５】図５は、従来の生成多項式におけるＣＲＣ検出
の例のブロック図である。

【図６】図６は、テーブル引きした剰余の４分割時にお
ける排他論理和演算の説明図である。

【図７】図７は、テーブル引きした剰余の１６分割時に
おける排他論理和演算の説明図である。

【符号の説明】

１―１、１―５、２―１、３―１、４―１ 排他論
理和部 １―２、２―３、３―２、４―３ 分割部 １―３１／３４、２―４１／４４、 テーブル ３―３１／３４、４―４１／４４ テーブ
ル １―４、２―５、３―４、４―５ Ｅｘｃ
ｌｕｓｉｖｅ＿ＯＲ １−６，２−２，３−５，４−２ 剰余レ
ジスタ １―７、２―６、３―６、４―６ 出力デ
ータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 剰余をラッチするｍビットの剰余レジス
   タと、入力データｎビットと該剰余レジスタの上位ｎビ
   ットの排他論理和をとる排他論理和部と、該排他論理和
   をとったデータを分割する分割部と、前記分割されたデ
   ータに対応する剰余が格納されているテーブル、該テー
   ブルから選んだ各各の剰余の排他論理和をとるＥｘｃｌ
   ｕｓｉｖｅ＿ＯＲ部と、該Ｅｘｃｌｕｓｉｖｅ＿ＯＲ部
   から出力されるデータｍビットの上位ｎビットと前記剰
   余レジスタの下位ｍ−ｎビットを具備し、前記テーブル
   を所望の生成多項式に対応したものと置き換えることに
   より、プログラマブルに生成多項式を選択することが可
   能であるＣＲＣ符号生成回路。
2. 【請求項２】 前記テーブル部分をＲＡＭにして、生成
   多項式を換える毎に剰余を書き換えることを特徴とす
   る、請求項１記載のＣＲＣ符号生成回路。
3. 【請求項３】 複数の生成多項式に対応した剰余を前記
   テーブルにもたせセレクタによって剰余をきりかえて、
   様々な生成多項式に対応することが可能であることを特
   徴とする、請求項１記載のＣＲＣ符合生成回路。
4. 【請求項４】 １個のテーブルでなく、複数の分割した
   テーブルと、Ｅｘｃｌｕｓｉｖｅ＿ＯＲ部とを剰余生成
   部が含むことを特徴とする、請求項１記載のＣＲＣ符号
   生成回路。
5. 【請求項５】 剰余をラッチするｍビットの剰余レジス
   タ、該剰余レジスタの上位ｎビットを分割する分割部、
   分割されたデータに対応する剰余が格納されているテー
   ブル、該テーブルから選んだ各の剰余の排他論理和をと
   るＥｘｃｌｕｓｉｖｅ＿ＯＲ部、該Ｅｘｃｌｕｓｉｖｅ
   ＿ＯＲ部から出力されるｍビットのデータと、剰余レジ
   スタの下位ｍ−ｎビットを上位ｍ−ｎビット、入力デー
   タを下位ｎビットとするｍビットのデータとの排他論理
   和をとる排他論理和部とを具備し、ｎビット入力毎にＣ
   ＲＣ符号を付加された特定のデータの剰余を順次求め、
   剰余が０か否かにより割り切れるかどうかを調べること
   を特徴とするＣＲＣエラー検出回路。
6. 【請求項６】 前記テーブル部分をＲＡＭにして、生成
   多項式を換える毎に剰余を書き換えることを特徴とす
   る、請求項４記載のＣＲＣエラー検出回路。
7. 【請求項７】 複数の生成多項式に対応した剰余を前記
   テーブルにもたせ、セレクタによって剰余をきりかえ
   て、様々な生成多項式に対応することが可能であること
   を特徴とする、請求項４記載のＣＲＣエラー検出回路。