KR100193732B1 - 병렬 유한 필드 곱셈기 - Google Patents

Abstract

여기에 개시되는 병렬 듀얼 베이시스 유한 필드 곱셈기는 제 1의 입력 원소의 계수 신호들이 각각 인가되는 복수 개의 제 1의 신호 라인들과; 제 2 입력 원소의 계수들이 각각 인가되는 복수 개의 제 2의 신호 라인들과; 상기 제 2 신호 라인들과 교호적으로 신장하고 모듈로 함수값 신호들이 각각 인가되는 복수 개의 제 3의 신호 라인들 및; 행들과 열들로 배열되는 동일한 구조의 복수 개의 프로덕트 셀들의 매트릭스를 포함한다. 동일한 셀들과 완전 인접 배선 기술을 이용한 본 발명의 병렬 유한 곱셈기 구조는 고속 곱셈의 실행과 곱셈 능력 확장의 용이성 및 칩 면적의 축소를 가져온다.

Description

병렬 유한 필드 곱셈기(A PARALLEL FINITE FIELD MULTIPLIER USING DUAL BASIS)

본 발명은 유한 필드 곱셈기에 관한 것으로, 특히 듀얼 베이시스(dual bisis)를 사용하는 병렬 유한 필드 곱셈기에 관한 것이다.

유한 필드(finite field) 또는 갈로아 필드(Galois field) GF(2ⁿ)에서의 연산은 광범위한 기술 분야, 예컨대, 통신용 부호화(coding), 암호화(cryptography), 그리고 디지틀 스위칭 기술 등에 사용되는 특별한 연산 작업이다. 유한 필드 GF(2ⁿ)에서의 연산은, 디지틀 통신에서의 이진 데이터(binary data)의 특성상, 주관심의 대상이라 할 수 있다. 유한 필드 연산이 일반 정수 연산과 다른 점은 유한 필드 GF(2ⁿ)에서의 덧셈이 XOR(exclusive-OR)에 의해 이루어진다는 것이다. 이에 따라, GF(2ⁿ)에서의 덧셈과 뺄셈은 동일한 연산이며, 특히 연산 상의 지연을 초래하는 캐리(carry)가 없다. 이와 같이 GF(2ⁿ)에서의 덧셈과 뺄셈은 비트간(bit-wise) XOR에 의해 이루어지기 때문에, 유한 필드 덧셈기 및 뺄셈기는 간단한 구조를 가지게 된다.

반면에, GF(2ⁿ)에서의 곱셈과 나눗셈은 특별한 수학적 근거에 의해 이루어져야 하므로, 유한 필드 곱셈기 및 나눗셈기는 덧셈기 및 뺄셈기에 비해 상대적으로 복잡한 구조를 가지게 된다.

일반적으로, GF(2ⁿ)에서의 곱셈을 위한 곱셈기로서는, 룩업 테이블(look-up table)로서 반도체 메모리 소자를 사용하는 곱셈기와, LFSR(linear feedback shift register) 회로를 이용하는 곱셈기가 있다.

GF(2ⁿ)에서의 곱셈에 있어서, 각 필드 구성원들(field elements)은 n 비트의 이진 데이터로 표기되며, 특히 수학적으로 n-1 차의 다항식으로 표기되기도 하는데, 이를 표준 베이시스 표기(standard basis representation)라고 한다.

한편, 디지틀 통신에 있어서 큰 부류를 담당하는 에러 정정 코드(error correction codes)의 이론적 근거가 되는 GF(2ⁿ)에서의 연산은 그 구조의 특이점으로 인해 범용 디지틀 신호 처리기(general digital signal processor)에 의해 수행되기에는 적합하지 못한 점들을 갖고 있다. 특히, 블럭 코드 복호 과정에서의 곱셈과 나눗셈 등과 같이 빠른 연산 처리를 요하는 실시간 환경에서는, 유한 필드 연산을 위한 전용 하드웨어(dedicated hardware)가 필수적이라 할 수 있다. 이런 문제를 해결하기 위해, 여러가지 알고리즘들과 하드웨어 구조들이 발표되었는데, 그들 중의 하나가 표준 베이시스(standard basis) 대신에 듀얼 베이시스(dual basis)를 사용한 것이다.[Elwyn R. Berlekamp, Bit-Serial Reed-Solomon Encoders, IEEE Transactions On Information Theory, vol. IT-28, No. 6, pp. 869-874, Nov. 1982.] 듀얼 베이시스를 사용하는 상기 기술에 따르면, 표준 베이시스를 사용하는 기술에 비해 하드웨어의 구조가 간단해지고 블럭 코드의 부호기에 적합한 데이터의 흐름이 얻어진다. 따라서, 블럭 코드의 부호기에는 듀얼 베이시스가 적용되고 있다.

위와 같은 이유들로 해서, 표준 베이시스 뿐만 아니라 듀얼 베이시스까지 지원토록 규정하고 있는 규격이 있기도 하다.[In-Shek Hsu et al., A Comparision of VLSI Architecture of Finite Field Multipliers Using Dual, Normal, or Standard Bases, IEEE Transactions on Computers, vol. 37, No. 6, pp. 736-739, June, 1988.]

본 발명의 목적은 실시간 환경에서 사용될 수 있는 병렬 유한 필드 곱셈기를 제공하는 것이다.

본 발명의 다른 목적은 고속 연산을 수행할 수 있는 병렬 듀얼 베이시스 유한 필드 병렬 곱셈기를 제공하는 것이다.

도 1은 본 발명에 따른 병렬 곱셈기의 한 예를 보여주는 도면;

도 2는 본 발명에 따른 병렬 곱셈기의 다른 예를 보여주는 도면;

도 3은 도 1 및 도 2에 도시된 병렬 곱셈기의 각 셀의 구성을 보여주는 도면.

*도면의 주요 부분에 대한 부호의 설명*

100 : 프로덕트 셀 102, 106 : AND 게이트

104, 108 : XOR 게이트

상기 목적을 달성하기 위한 본 발명의 특징에 의하면, 표준 베이시스로 표현된 제 1의 입력 원소(A)와 듀얼 베이시스로 표현된 제 2의 입력 원소(B)의 프로덕트(product)를 구하는 병렬 듀얼 베이시스 유한 필드 곱셈기는: 제 1의 방향으로 신장하고 상기 제 1의 입력 원소의 계수 신호들(a_i)이 각각 인가되는 복수 개의 제 1의 신호 라인들과; 상기 제 1 방향과 직교하는 제 2의 방향으로 신장하고 상기 제 2 입력 원소의 계수들이 각각 인가되는 복수 개의 제 2의 신호 라인들과; 상기 제 2 방향으로 그리고 상기 제 2 신호 라인들과 교호적으로 신장하고 모듈로 함수값 신호들이 각각 인가되는 복수 개의 제 3의 신호 라인들 및; 행들과 열들로 배열되고 복수 개의 프로덕트 셀들의 매트릭스를 포함한다.

상기 프로덕트 셀들 각각은; 상기 제 1 입력 원소의 대응하는 계수 신호(a_in)를 받아들이는 한 입력 단자와 상기 제 2 입력 원소의 대응하는 계수 신호(b_in)를 받아들이는 다른 입력 단자를 갖는 제 1의 AND 게이트와, 인접한 다른 셀로부터의 원시적 원소 신호(x_in)가 인가되는 제 1의 입력 단자와, 인접한 다른 셀로부터의 부분 프로덕트 신호(t_in)가 인가되는 제 2의 입력 단자와, 상기 제 1 AND 게이트의 출력을 받아들이는 한 입력 단자와 상기 부분 프로덕트 신호를 받아들이는 다른 입력 단자를 갖는 제 1의 XOR 게이트와, 상기 제 1 XOR 게이트의 출력을 상기 원시적 원소 신호로서 인접한 다른 셀로 제공하기 위한 제 1의 출력 단자와, 상기 제 1 XOR 게이트의 상기 출력을 받아들이는 한 입력 단자와 대응하는 모듈로 함수값 신호(f_i)를 받아들이는 제 2의 AND 게이트와, 상기 제 2 AND 게이트의 출력을 받아들이는 한 입력 단자와 상기 원시적 원소 신호를 받아들이는 다른 입력 단자를 갖는 제 2의 XOR 게이트 및, 상기 제 2 XOR 게이트의 출력을 상기 부분 프로덕트 신호로서 인접한 다른 셀로 제공하기 위한 제 2의 출력 단자를 갖는다.

실시예

이 실시예에서는, 편의상, GF(2ⁿ)에서 n=4인 경우가 설명되지만, 본 발명에 따른 곱셈의 기본 개념 및 그 곱셈을 수행하기 위한 하드웨어의 구조는 어떠한 n 값에 대해서도 성립하며, 필드를 형성하는 필드 다항식(field polynomial)에 관계없이 적용이 가능함을 유의해야 한다.

유한 필드 GF(2⁴)에서의 베이시스는 4 개의 선형 비종속적인 원소의 집합(linear independent elements)으로서, α={α₀, α_1,α_2,α₃}로 표현한다. 가장 간단한 예로는 α={1, α, α², α³}을 들 수 있는 데, 이를 표준 베이시스라고 한다. 어떤 필드의 원소를 다항식으로 표현하는 것은 표준 베이시스로 나타냄을 의미하게 된다.

또, 다른 베이시스 β={β₀, β_1,β_2,β₃}에 대해, 위에서 정의한 표준 베이시스와 다음의 식 (1)과 같은 관계가 있을 때 두 베이시스들은 듀얼(dual) 관계에 있다고 정의한다.

Tr(a_i·b_j) = 1, if i = j

= 0, if i ≠ j

여기서, Tr(x)는 추적 함수(trace polynomial)이며, Tr(a)=a+a²+a⁴+a⁸로 정의되어 있다.

또한, 모든 베이시스들 각각은 유일한 듀얼 베이시스를 갖고 있음이 수학적으로 증명되어 있으며, 베이시스들 간의 변환은 선형 행렬 변환(linear matrix transform)에 의해 간단히 이루어질 수 있다.

다음에는, 본 실시예에 따른 병렬 듀얼 베이시스 유한 필드 곱셈기의 구조에 대해 상세히 설명한다.

먼저, GF(2)를 GF(2⁴)로 확장시키기 위한 필드 함수(field polynomial) f(x)=x⁴+ f3·x³+ f2·x²+ f1·x + f0(여기서, f0∼f3은 모듈로(modulo) 함수값)라고 하고, 곱하고자 하는 두 입력 원소들을 각각 A, B 라 하고, A는 표준 베이시스로, B는 A에 대한 듀얼 베이시스로 각각 표현되어 있다고 하면, 두 입력 원소들 A와 B는 각각 다음의 식 (2)와 같이 표현된다.

A=a₀α₀+ a₁α₁+ a₂α₂+ a₃α₃

B=b₀β₀+ b₁β₁+ b₂β₂+ b₃β₃

이때, 표준 베이시스 α_i= xⁱ가 성립하고, x를 원시적 원소(primitive element)라 칭한다. 위에 기술한 듀얼 베이시스의 정의에 따라, 어떤 필드 원소(field element)가 듀얼 베이시스로 표현되어 있을 때 각 계수 b_i를 다음의 식 (3)과 같이 구할 수 있다.

b_i= Tr(B·α_i)

다음에는, C=A·B를 수행해 보자.

변수 x가 원시적 원소이므로 듀얼 베이시스 β_i역시 x의 지수 형태로 표현이 가능함을 감안할 때, 곱셈 결과 C는 다음의 식 (4)와 같이 표현될 수 있다.

C = A·B

= A(x)·B(x) Red f(x)

여기서, Red는 필드 함수 f(x)를 듀얼 베이시스(β₀, β₁, β₂, β₃)의 선형 함수로 변환함을 의미한다. 위의 식 (4)는 호너의 법칙(Horner's Rule)을 이용하여 다음의 식 (5)와 같이 반복적인 계산식으로 표현하는 것이 가능하다.

T_j(x) = T_j-1(x)·x + b(x)·a_4-jRed f(x)

T₀(x) = 0, T₄(x) = C(x)

식 (5)에서, T_j(x)는 듀얼 베이시스 표현(dual basis representation)이며, T₀(x) 내지 T₄(x)가 최종 곱셈 결과(final product)가 된다.

이때, 식 (3)을 이용하면, T_j-1(x)·x 의 i 번째 계수 즉, 듀얼 베이시스 β_i의 계수는 T_j-1(x) 의 (i+1) 번째 계수, 혹은 Tr(T_j-1(x)·x⁴)임을 알 수 있다.

여기서, T_j,i를 T_j(x)의 i 번째 계수라 할 때, 최상위 계수(the most upper order coefficient)를 제외한 모든 계수들 각각은, 식 (6)과 같이, 자신의 바로 이전 단계 T_j-1(x)로부터 바로 연산될 수 있으며, 최상위 계수 또한 T_j-1(x)의 이전 계수들의 합에 의해 계산된다.

if i=0, 1, 2, T_j,i= T_j-1,i+1+ b_i·a_4-j,

if i=3, T_j,3= Tr(T_j-1(x)·x⁴) + b₃·a_4-j

= Tr(T_j-1(x)·(f3x³+ f2x²+ f1x + f0)) + b₃·a_4-j

= (T_j-1,3·f3+T_j-1,2·f2+T_j-1,1·f1+T_j-1,0·f0)+b₃·a_4-j

=T_j-1,k·fk + b₃·a_4-j

이와 같은 연산을 병렬로 수행할 수 있는 곱셈기의 구조가 도 1에 개략적으로 도시되어 있다. 여기서, 주시할 것은 최상위 계수를 구하기 위해 이전 단계의 모든 계수들이 구해져야 한다.

일반적으로, 집적 회로 칩의 배선이 길어짐에 따라 그 칩의 크기와 신호의 지연이 발생하기 때문에, 집적 회로의 설계시, 인접 배선들의 배치 방법(locality of routing)과 각 배선의 균일성(regularity)에 대한 고려가 필수적이다. 또한, 병렬 유한 필드 곱셈기가 동일한 구조의 셀들을 가진다면, 그것을 집적 회로화 하는 것은 대단히 용이하다.

도 2는 본 발명의 바람직한 실시예에 따른 병렬 유한 필드 곱셈기의 레이아웃을 보여주는 도면이고, 도 3은 도 2의 각 셀의 회로 구성을 보여주는 도면이다.

도 2를 참조하면, 표준 베이시스로 표현된 입력 원소 A와 듀얼 베이시스로 표현된 입력 원소 B의 프로덕트(product)를 구하는 본 실시예의 병렬 유한 필드 곱셈기는 4×4의 매트릭스(matrx)로 배열된 16 개의 프로덕트 셀들(CELL00∼CELL33)을 구비하고 있다. 또한, 본 실시예의 곱셈기는 행 방향으로 신장하고 입력 원소 A의 계수 신호들(a_i)이 각각 인가되는 복수 개의 제 1의 신호 라인들과, 열 방향으로 신장하고 입력 원소의 계수들(b_i)이 각각 인가되는 복수 개의 제 2의 신호 라인들 및, 열 방향으로 그리고 상기 제 2 신호 라인들과 교호적으로 신장하고 모듈로 함수값 신호들(f_i)이 각각 인가되는 복수 개의 제 3의 신호 라인들을 더 구비하고 있다.

상기 제 1의 신호 라인들 중의 최초 행에 대응하는 라인 내지 최종 행에 대응하는 라인에 최고 차수 항의 계수 신호 내지 최저 차수 항의 계수 신호가 각각 인가된다. 반면에, 상기 제 2의 신호 라인들 중의 최초 열에 대응하는 라인 내지 최종 열에 대응하는 라인에 최저 차수 항의 계수 신호 내지 최고 차수 항의 계수 신호가 각각 인가되고, 상기 제 3의 신호 라인들 중의 최초 열에 대응하는 라인 내지 최종 열에 대응하는 라인에 최저 차수 항의 모듈로 함수값 신호 내지 최고 차수 항의 모듈로 함수값 신호가 각각 인가된다.

도 3을 참조하면, 각 프로덕트 셀(100)은 각각 2 개 씩의 AND 게이트들(102, 106)과, XOR 게이트들(104, 106), 입력 단자들(12, 18) 및 출력 단자들(20, 22)를 구비하고 있다. 각 셀의 제 1 출력 단자(20) 및 제 2 출력 단자(22)는 인접한 셀의 제 2 입력 단자(18) 및 제 1 입력 단자(12)에 각각 접속된다. AND 게이트(102)의 한 입력 단자에는 입력 원소 A의 대응하는 계수 신호(a_in)이 인가되고, 그것의 다른 한 입력 단자로는 입력 원소 B의 대응하는 계수 신호(b_in)이 인가된다. 해당 셀(100)의 제 1 입력 단자(12)로는 인접한 다른 셀로부터의 원시적 원소 신호(x_in)가 인가되고, 해당 셀(100)의 제 2 입력 단자(18)로는 인접한 다른 셀로부터의 부분 프로덕트 신호(partial product signal)(t_in)이 인가된다. 익스클루시브 오어(exclusive OR; XOR) 게이트(104)의 한 입력 단자로는 상기 AND 게이트(102)의 출력이 인가되고, 그것의 다른 입력 단자로는 상기 부분 프로덕트 신호가 인가된다. 상기 XOR 게이트(104)의 출력은 제 1의 출력 단자(20)을 통해 출력되어서 인접한 다른 셀의 제 1 입력 단자에 원시적 원소 신호로서 인가된다. AND 게이트(106)의 한 입력 단자에는 상기 XOR 게이트(104)의 출력이 인가되고, 그것의 다른 입력 단자에는 인접한 다른 셀로부터 모듈로 함수값 신호(f_i)가 인가된다. XOR 게이트(108)의 한 입력 단자에는 상기 AND 게이트(106)의 출력이 인가되고, 그것의 다른 입력 단자에는 인접한 다른 셀로부터 원시적 원소 신호가 인가된다. 상기 XOR 게이트(108)의 출력은 제 2의 출력 단자(22)를 통해 출력되어서 인접한 다른 셀의 제 2 입력 단자에 부분 프로덕트 신호로서 인가된다.

이상과 같이, 동일한 셀들과 완전 인접 배선 기술을 사용하는 본 발명의 병렬 유한 곱셈기 구조에 따르면, 곱셈 능력의 확장이 용이하고 칩 면적을 줄일 수 있다. 도 1 및 도 2에 도시된 병렬 유한 필드 곱셈기의 구조들은 데이터의 종속성을 고려하여 유도된 것이며, 필요에 따라 각 단계 사이에 파이프라인 레지스터(pipeline register)들을 추가하여 좀더 빠른 클럭 스피드를 얻을 수도 있다. 특히, n 값이 커짐에 따라 적절한 스피드와 면적에 대한 최적 구조를 사용함에 있어 적절한 구조를 택할 수 있다.

현대의 반도체 기술의 급신장으로 말미암아 병렬 구조의 도입이 확산되어 이미 많은 기술 분야들에서 적용되고 있는 상황에서, 본 발명에 따른 병렬 유한 필드 곱셈기는 좀 더 빠른 연산을 가능하게 한다. 특히, 많은 통신 분야에서 표준으로 채택되어 권고되고 있는 리드-솔로몬 코드(Read-Solomon codes)의 부호기와 복호기의 연산의 대부분이 곱셈임을 감안할 때, 실시간 처리를 위한 응용 분야에 본 발명이 유용하게 적용될 수 있을 것이다.

Claims (5)

1. 표준 베이시스로 표현된 제 1의 입력 원소와 듀얼 베이시스로 표현된 제 2의 입력 원소의 프로덕트를 구하는 병렬 유한 필드 곱셈기에 있어서:

   제 1의 방향으로 신장하고 상기 제 1의 입력 원소의 계수 신호들이 각각 인가되는 복수 개의 제 1의 신호 라인들과;

   상기 제 1 방향과 직교하는 제 2의 방향으로 신장하고 상기 제 2 입력 원소의 계수들이 각각 인가되는 복수 개의 제 2의 신호 라인들과;

   상기 제 2 방향으로 그리고 상기 제 2 신호 라인들과 교호적으로 신장하고 모듈로 함수값 신호들이 각각 인가되는 복수 개의 제 3의 신호 라인들 및;

   행들과 열들로 배열되는 복수 개의 프로덕트 셀들의 매트릭스를 포함하는 병렬 유한 필드 곱셈기.
2. 제 1 항에 있어서,

   상기 프로덕트 셀들 각각은;

   상기 제 1 입력 원소의 대응하는 계수 신호를 받아들이는 한 입력 단자와 상기 제 2 입력 원소의 대응하는 계수 신호를 받아들이는 다른 입력 단자를 갖는 제 1의 AND 게이트와,

   인접한 다른 셀로부터의 원시적 원소 신호가 인가되는 제 1의 입력 단자와,

   인접한 다른 셀로부터의 부분 프로덕트 신호가 인가되는 제 2의 입력 단자와,

   상기 제 1 AND 게이트의 출력을 받아들이는 한 입력 단자와 상기 부분 프로덕트 신호를 받아들이는 다른 입력 단자를 갖는 제 1의 XOR 게이트와,

   상기 제 1 XOR 게이트의 출력을 상기 원시적 원소 신호로서 인접한 다른 셀로 제공하기 위한 제 1의 출력 단자와,

   상기 제 1 XOR 게이트의 상기 출력을 받아들이는 한 입력 단자와 대응하는 모듈로 함수값 신호를 받아들이는 제 2의 AND 게이트와,

   상기 제 2 AND 게이트의 출력을 받아들이는 한 입력 단자와 상기 원시적 원소 신호를 받아들이는 다른 입력 단자를 갖는 제 2의 XOR 게이트 및,

   상기 제 2 XOR 게이트의 출력을 상기 부분 프로덕트 신호로서 인접한 다른 셀로 제공하기 위한 제 2의 출력 단자를 갖는 병렬 유한 필드 곱셈기.
3. 제 2 항에 있어서,

   각 셀의 제 1 및 제 2 출력 단자들은 인접한 셀의 제 2 및 제 1 입력 단자들에 각각 접속되는 병렬 유한 필드 곱셈기.
4. 제 1 항에 있어서,

   상기 제 1의 신호 라인들은 행 방향으로 신장하고, 상기 제 2의 및 제 3의 신호 라인들은 열 방향으로 신장하는 병렬 유한 필드 곱셈기.
5. 제 4 항에 있어서,

   상기 제 1의 신호 라인들 중의 최초 행에 대응하는 라인 내지 최종 행에 대응하는 라인에 최고 차수 항의 계수 신호 내지 최저 차수 항의 계수 신호가 각각 인가되고,

   상기 제 2의 신호 라인들 중의 최초 열에 대응하는 라인 내지 최종 열에 대응하는 라인에 최저 차수 항의 계수 신호 내지 최고 차수 항의 계수 신호가 각각 인가되며,

   상기 제 3의 신호 라인들 중의 최초 열에 대응하는 라인 내지 최종 열에 대응하는 라인에 최저 차수 항의 모듈로 함수값 신호 내지 최고 차수 항의 모듈로 함수값 신호가 각각 인가되는 병렬 유한 필드 곱셈기.