JPH01149631A - フレームチエツクシーケンス更新方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ通信ネットワークに関し、さらに詳しく
いえば、データ通信ネットワーク内でのデータ完全性の
安全保護に関する。

Ｂ、従来技術及びその問題点 データの完全性ないしは保全性は起点端末から宛先端末
へ送られるデータが幾つかの物理的リンクを含む経路を
介して幾つかの中間ノードを含むネットワークを流れる
ような通信ネットワークにおける主要な関心事である。

データの完全性はフレームチェックシーケンスないしは
フレーム検査文字列（Ｆｅ２）によってノードからノー
ドへ至るリンク上で保護される。この検査文字列は所定
の関係に基づいて送信側で生成される。生成された送信
ＦＣ８（すなわち、Ｆｅ２；ｔは送信を意味する）は伝
送されるデータに付加される。受信データから受信ＦＣ
８（すなわち、Ｆｅ２　　；ｒは受信を意味する）を導
出し、Ｆｅ２　　とＦＣＳ　が同一かどうかを検査する
ためにこれらを比を 較することによって、又はＦｅ２　の生成と同様なプロ
セスを使って完全なフレームを処理し、その結果と所定
の値とが同一かどうかについてこれらを比較することに
よって、受信端末におけるデータの完全性が検査される
。無効であると検出されれば、受信されたデータフレー
ムは単に無視されて、有効性がチエツクされるまで同じ
データフレームの再送を行うようなプロシージャが開始
される。

ＦＣＳの生成は１つのフレーム中に含まれる全てのデー
タについて遂行される多項式除算を含む複雑な処理によ
って行われる。これらの処理には伝送システムの処理の
負荷に加えて高い計算能力を必要とする。したがってＦ
Ｃ３生成の処理を単純化するための方法が必要とされる
。

この他、多くの場合、送信メツセージは情報データを含
み、いわゆるヘッダによって送信フレームはそのネット
ワーク内において宛先端末へ至るまでのノードからノー
ドへの通路をみつけることが容易になる。この経路指定
データは各ノードにおいて変更される。たとえば、送出
すべきメツセージ中にネットワークにおける次ノードの
アドレスを挿入することによって変更される。これらの
オペレーションが行うことは全てメツセージフレームに
影響を与えるので、ＦＣＳは各ノードで再生することが
必要となる。したがって各メツセージが伝送ネットワー
クにおいて流通する際にＦＣ８生成プロセスが何度も実
行されることになる。

場合によっては、たとえば通信コントローラの場合のよ
うに、受信メツセージがビットごとに組立てられ、それ
が次ノード（たとえば次のコントローラ）に送出される
前に中間ノードである通信コントローラにおいて一定期
間記憶される（これは宛先に至るまで同様である）。受
信フレームの有効性を検査した後、通常の通信コントロ
ーラは受信したＦＣＳ　　を廃棄して情報データを記憶
する。そうしてデータをさらに送信するときは、新しい
ＦＣＳ　（すなわち、ＦＣＳ　）が生成されそのデータ
に付加される。自己の記憶中にデータに影響を与えるい
かなる変更があっても宛先の端末又はノードにはそれは
わからない。新しく生成されるＦＣＳは変更されたデー
タに基づいて計算されているからである。

本発明の目的は、所与のデータフレームに関するＦＣＳ
を再生するのに必要な計算の負荷を最小にするＦＣ３生
成方法を提供すること、及びデータ完全性の検査手段を
提供することである。

本発明の他の目的は、データ伝送ネットワークにおける
中間の伝送ノード又は通信コントローラで記憶されるデ
ータの完全性をその再送の前に検査するための方法を提
供することである。

Ｃ６問題点を解決するための手段 この目的を達成するため、情報部と、ヘッダ部と、フレ
ームチェックシーケンスとを含むフレームのフレームチ
ェックシーケンスを更新する本発明の方法は、送信すべ
きヘッダ部についての多項式Ｈｔ　（ｘ　）から受信し
たヘッダ部についての多項式Ｈ（ｘ）を減じたものＤ（
ｘ）についての剰余を求め該剰余をもとのフレームチェ
ックシーケンスに加えて新しいフレームチェックシーケ
ンスを生成するようにしたことを特徴としている。

以下、本発明の作用を実施例とともに説明する。

Ｄ、実施例 第２図には、Ｆ、Ａ、Ｃ、データ、ＦＣＳ及びＦとそれ
ぞれ表わされた幾つかのフィールドを含む５ＤＬＣフレ
ームが示されている。

Ｆフィールドは１１７Ｅ”　（１６進）のバイトで表わ
されるフラグを含むように形成されたフレームデリミタ
として使用される。

Ａフィールドはそのフレームを送っている局を識別する
ためのアドレスフィールドである。

Ｃフィールドはそのフレームの目的を指定するための制
御フィールドである。Ｃフィールドは、普通、１バイト
長であり、３つのフォーマットのうちの１つである６３
つのフォーマットとは、番号なしフォーマット、監視フ
ォーマット又は情報転送フォーマットである。番号なし
フォーマットによるフレームは、以下のような機能の場
合に使用される。たとえば、宛先の２次局を初期設定す
ること、２次局の応答モードを制御すること、−定のプ
ロシージャ上のエラーを報告することである。監視フォ
ーマットによるフレームは情報を伝達する先行フレーム
を確認するのに使用されることによって情報の転送を援
助する。監視フォーマットによるフレームは純粋な情報
自体を伝達することはない。これらのフレームは受信フ
レームを確認し、レディ又はビジー状態を伝え、フレー
ム番号エラー（番号付情報フレームが適切なシーケンス
から外れて受信されたことを示すもの）を報告すること
のために使用される。情報転送フォーマットによるフレ
ームは５ＤＬＣの情報転送のための手段として使用され
る。フォーマットを示す制御フィールドは、この他、送
信カウント及び受信カウント（Ｎ及びＮ）を有する。送
信カランＳ　　　　　　　　ｒ ト及び受信カウントは、これらのフレームが適切な順序
での受信を保証すること（Ｎ）、及び受諾された情報フ
レームを確認することのために使用される。送信カウン
トＮは伝送される情報フレームのシーケンスにおけるそ
の情報フレームの番号を示す。

情報データフィールドは可変長（８ビツトのバイトの倍
数である）で、情報データを含むように形成される。こ
の情報データのことを、以下、純情報データ（Ｉ）とい
うことがある。

情報フィールドの後に続くのはＦｅ２である。

Ｆｅ２の目的は、通信チャネル又は伝送経路中のどこか
（たとえば、転送経路中の中間ノード内の記憶装置）で
導入されたエラーの有無をみるため５ＤＬＣフレームの
内容を検査できるようにすることである。このフィール
ドは１６ビツトの検査文字列を含む。この文字列は、５
ＤＬＣフレーム及び付加されるものを送出する前にフィ
ールドＡ、Ｃ及び工の内容に基づいて計算されたもので
ある。

−船釣にいえば、本発明の理解に必要なことは、各々の
送信フレームが通常は伝送経路によって変化すべきでな
い情報伝達部分と、伝送経路に応じて変化するヘッダ部
分とを含むということである。

情報フレーム部内での変化はエラーであろうから、その
フレーム内のＦＣ８部を用いて任意の検査場所で検出で
きるようにすべきである。なお、ヘッダについていえば
、ヘッダはそのフレーム内のどこに位置していてもよい
ことに留意されたい。

Ｆｅ２の生成は、通常は、以下に説明する多項式の除算
によって行われる。

送信すべきフレーム（すなわち、アドレスフィールドＡ
、制御フィールドＣ及び情報データフィールド）かにビ
ットを有し、これらのにビットをゼロ又は１であるゼロ
ア体ＧＦ　（２）の元として定義される係数ａ　　　・
・・、ａｏで示すこととするに一１゛ と、このフレームは多項式Ｐ　ｈ−ｔ　（ｘ　）によっ
て表わすことができる。

ｋ−１ｋ−２ Ｐ　　（ｘ）＝ａ　　ｘ　　＋ａ、２ｘ　　＋・＝＋ａ
、ｘ＋ａ。

ｋ−１ｋ−１ Ｆｅ２は１通常１次数Ωのいわゆる生成多項式Ｇ　（ｘ
）によるＸ　　Ｐ　ｈ　（ｘ　）についての２を法とす
る多項式除算の剰余を計算することを含む。ただし。

Ωは所定の整数値である。この生成多項式はたとえばＣ
ＣＩＴＴによって選択された所定のものである。

ＣＣＩＴＴによって定義された生成多項式は、Ｇ（ｘｌ
＝ｘ１″＋ｘ”＋ｘ’＋１　（次数Ｍ＝１６）である。

以下では、剰余（Ａ（Ｘ）、Ｇ（ス））は多項式〇　（
ｘ）による多項式Ａ　（ｘ）についての２を法とする多
項式除算の剰余を示すものとする。

Ｆｅ２は３つの項の和（モジュロ２）とみなすことがで
きる。

Ｆｅ２（ｘ）＝Ｔ１（ｘ）＋Ｔ２（ｘ）十Ｆ１５（ｘ）
ここで、 Ｆｌ　５（ｘ）＝ｘ１ｓ＋ｘ”＋ｘ”−＋ｘ３＋ｘ”＋
ｘ＋１ＴＩ（ｘ）＝剰余（ｘｋＦ１５（ｘ）、Ｇ（Ｘ）
）Ｔ　２　（ｘ）　＝剰余（ｘ　”　Ｐ　ｈ−ｔ　（ｘ
　）、Ｇ（Ｘ））このＦ　ＣＳ　（ｘ）は上位の係数が
最初にくる１６ビツト長のシーケンスを表わし、フラグ
とフラグの間において５ＤＬＣフレーム内で最終的に送
信される多項式は、 Ｍ　（ｘ）＝ｘ”Ｐｋ−１（ｘ）＋ＦＣ８（ｘ）である
。

普通、受信側では、以下の２つの項の和（モジュロ２）
が計算される。なお、Ｍ（ス）はフラグからフラグまで
の間に受信されたフレームを示す。

１、剰余（ｘｋ＋１６Ｆ１５、Ｇ（ｘ））ただし、ｋ＋
１６はＭ　（ｘ）のビット数２、剰余（ｘ”Ｍ　（ｘ）
、　Ｇ（ｘ））この和は検出可能なエラーが全く発生し
なかった場合にのみ、一定の多項式ｘ”＋ｘ”＋ｘｌ′
＋ｘ３＋Ｘ”＋ｘ＋１を生ずる。

ここで、Ｍ　（ｘ）をデータ伝送ネットワークの１つの
ノードにおいて受信される５ＤＬＣ／ＨＤＬＣフレーム
であると仮定すると、これは次のように表わすことがで
きる。

Ｍ　（ｘ）＝　（Ｈ（ｘ）＋ｒ（ｘ））　ｘ”＋ＦＣ８
（ｘ）ｒ　　　　　　　　　　ｒ　　　　　　　　　　
　　　　　　　　　　　　　　　　　ｒただし、 Ｈ（ｘ）は、１つのノードから別のノードまでの間、も
っと−船釣にいえばそのネットワーク全体にわたって通
常は変化するはずである経路指定メツセージを含むヘッ
ダとしてここで定義されている修正可能な可変フィール
ドを表わす多項式である。

Ｉ　（ｘ）は、いかなる変更もなく送信される情報フィ
ールドを表わす多項式である。

ＦＣＳ（Ｘ）は、受信されたＦＣＳを表わす多項式であ
る。

所与のノードにおけるフレームの方向付けのためにヘッ
ダの内容をＨ（ｘ）からＨ（ｘ）に変更し、ｒ　　　　
　　　　　　ｔ この新しいヘッダをＩ　（ｘ）に加え、相関するＦＣＳ
　（ｘ）を再計算すると、新しいフレームＭ　（ｘ）ｔ は。

Ｍ　（ｘ）＝　（Ｈ（ｘ）＋　Ｉ（ｘ））　ｘ１６＋Ｆ
ＣＳｔ（ｘ）と表わすことができる。

Ｈ（χ）＋　Ｉ　（ｘ）についてのＦＣＳの評価を遂行
する代わりに、本発明は以下のオペレーションを遂行す
る。

一差分多項式Ｄ　（ｘ）を計算する。

Ｄ　（ｘ）　＝　Ｈ（ｘ）　−Ｈ（ｘ）ｔ　　　　　　
　　ｒ −ｄＦＣ３項を計算する。

ｄＦＣ３＝剰余（Ｄ（ｘ）ｘ”、Ｇ　（Ｘ）　）−ＦＣ
Ｓ（ｘ）を計算する。

ＦＣＳ　（ｘ）＝ＦＣ８（ｘ）＋ｄ　ＦＣ３ｔ　　　　
　　　　　　　　ｒ ここに提案された方法の利点は、Ｉ（ｘ）がこれらのオ
ペレーションにおいて直接には含まれないという事実か
ら導びかれるものである。したがって、変更しないまま
であると仮定されるそのフィールドにおいて予期しない
変更が生じたとしても、伝送ネットワークの受信端でこ
れを容易に検出することができる。

提案された方法に基づく装置を使用する通信アダプタの
実施例を第１図に示す。これは、経路指定の目的でヘッ
ダをＨ（ｘ）からＨ（ｘ）に変更するｒ　　　　　　　
　　　ｔ とき、５ＤＬＣフレームを更新するために（すなわち、
そのＦＣＳを更新するために）構成されたものである。

この論理は２つの直列化器を含む。直列化器１０は受信
されるフレームＭ　（ｘ）の全体をそれが受信されたと
きに直列化するのに使用される。直列化器１２はバッフ
ァレジスター４に前もって記憶された新しいヘッダＨ（
ｘ）を直列化するのに使用される。

これらの直列化器のシフト操作はビットレートで作動す
るクロック（図示せず）によって制御される。

″ヘッダゲート″信号はＨ（ｘ）のビットが直列花器１
０から出力される間、ハイレベルにされる。

この論理信号は直列化器１２及びＡＮＤゲートＡ１の両
方を制御する。

Ｈ（ｘ）及びＨ（ｘ）の両方は上記のオペレーショｒ　
　　　　　　　　　ｔ ンを遂行しそこからＤ（ｘ）を導出する回路１３でＸＯ
Ｒされる。ＧＦ　（２）においては減算及び加算のオペ
レーションはＸＯＲオペレーションと等価だからである
。

全てゼロに初期設定されるＦＣ８生成器１６は事前に選
択された多項式〇　（ｘ）によってＡ１を介してゲート
された多項式Ｄ　（ｘ）を除算し、その剰余ｄＦＣ８を
出力するために使用される。このＦＣ８生成器は公知の
技的によりシフトレジスタ及びＸＯＲ回路から成るもの
である。さらに詳細が必要であれば、”　Ｉ　Ｂ　Ｍ　
５ｙｎｃｈｒｏｎｏｕｓ　Ｄａｔａ　ＬｉｎｋＣｏｎｔ
ｒｏｌ　Ｇｅｎｅｒａｌ　Ｉｎｆｏｒｍａｔｉｏｎ”　
（ＧＡ２７−３０９３−２）を参照されたい。

“ＦＣＳゲート”信号はＦＣＳフィールドの伝送に対応
する時間の間、オンにセットされ、ＡＮＤゲートＡ２及
びＯＲゲート０１を介してＸＯＲ回路１５に至るまでｄ
ＦＣ８のゲーティングを付勢する。

直列化器１ｏ及び１２の出力はゲートＡ３及びＡ４を介
してそれぞれゲートされる。これらのゲ−ティングは、
Ａ４の場合は直接的に、Ａ３の場合はインバーターを介
して゛′ヘッダゲート″信号によって制御される。

Ａ４の出力はＯＲ回路０１に送られ、Ａ３の出力はＸＯ
Ｒゲート１５の第２の入力に供給される。

ＦＣ８生成器１４によって計算されるパターンはＸ０Ｒ
１５において古いＦｅ２にモジュロ２で加えられ、その
回路の出力としてＭ　（ｘ）をも取得するため５ＤＬＣ
の適切なロケーションに挿入される。

以下に示すように、本発明のプロセスによれば。

変化するヘッダ部のサイズ又はロケーションのような一
定の特性（さらにいえば、サイズパラメータ、速度パラ
メータ又はコストパラメータ）をも考慮に入れると、特
に興味ある実施例が得られる。

まず、そのフレームがビットｎとビットｐ−１との間（
ビットｎとビットｐ−１を含む）で変更されると仮定す
る。ただし、ｏ　＜　ｎ　＜　ｐ　＜　ｋである。すな
わち、そのフレームの下位のｎビット及び上位のに−ｐ
ビットが不変のままであり、中位のｐ−ｎビットが変更
されるものとする（第３Ａ図参照）。

変更前のフレームｐ、−１（ｘ）のにビットがなお係数
ａ　　　・・・、ａｏによって表わされると仮定するに
一１゛ と１問題はこの変更がもとのＦｅ２に与える影響を判定
することである。このフレームは２つの多項式の和で表
わすことができる。すなわち、不変のＩ　（ｘ）と変更
されるＨ　（Ｘ）との和である。

Ｐ、１（ｘ）　＝　Ｉ　（ｘ）　＋　Ｈｒ（ｘ）ここで
、 Ｉ（ｘ）＝ａ　　ｘ　　＋ａ　　ｘｋ−２＋−＋ａ　　
ｘｐ＋１＋ａ　ｘｐに−１ｋ−２ｐａｌ　　　　　　ｐ ｎ−１ｎ−２ ＋ａ　　ｘ　　＋ａ、２ｘ　　＋ａ、ｘ＋ａ。

Ｈ（ｘ）＝ａ　　　ｘ”＋ａ　　　ｘ’−２＋−＋ａ　
　　ｘ”＋ａ　　ｘｎｒ　　　ｐ−１ｐ−２ｎ＋１　　
　　ｎｂｂ　　　・・・、ｂ　がビットＰ−１とピッｐ
−１’　　ｐ−２’　　　　ｎ トｎとの間の新しいビットの値を示し、Ｈ（ｘ）がフレ
ームの中の変更された部分を表わすものと仮定すると、 Ｈ（ｘ）＝ｂ　　　ｘ”１＋ｂ　　　ｘｐ−２＋−・＋
ｂ　　ｘｏｔ　　　　ｐ−１ｐ−２ｎ 変更されたフレームＰ′に−１（ｘ）は、Ｐ′に−１（
Ｘ）＝工（ｘ）＋Ｈ０（ｘ）によって表わされる。

この結果に従って、古いＦｅ２　（Ｆｅ２　）と新しい
Ｆｅ２　（Ｆｅ２　）との間の差は、ｄＦＣ８＝剰余（
（Ｈ（ｘ）　　Ｈ（ｘ））　ｘ”、Ｇ（Ｘ））ｔ　　　
　　　　ｒ 又は、再び、 である。

ｄＦＣ５はＦｅ２　　を得るためにＦｅ２　に加えｒ るべきものである。

たとえば、そのフレームが８０バイト（ｋ＝６４０ビツ
ト）を含み、最初の２０バイト（ｎ＝４８０ビツト、ｐ
＝６４０ビット）が変更されると仮定すると、ｄＦＣ８
は、 であり、これは以下のようにして計算することができる
。

１）ＸＯＲによってビットストリング ｂ　Ｇ２ｉ　　ａ　Ｇ３９、・・・、ｂ　４８０　　ａ
　４８゜を計算する。

２）任意の他の通常のＦｅ２としてｄＦＣ８、すなわち
、このビットストリングについての部分的ＦＣ８を計算
する。

３）Ｆｅ２　を得るため、もとのＦｅ２、すなわちＦｅ
２　にこのｄＦＣ８をＸＯＲによって加える。

明らかに、ｐｋ−１（ｘ）フレーム内のどこかに埋め込
まれた幾つかの部分からなる変更された部分にも同じ論
法があてはまるはずである。

上記のプロセスのオペレーションを実行するための装置
は第４図に示される。

古いフレーム及び新しいフレームは記憶部２０及び２２
にそれぞれ記憶される。両方の記憶部はこのプロセス全
体にわたって通常は変動を受けない情報データＩ　（ｘ
）と、変化しうる部分、すなわち、それぞれＨ（ｘ）及
びＨ（ｘ）と、がロードされｒ　　　　　　　　　　　
ｒ る。

３つの１バイト長のレジスタに、Ｎ及びＰは、Ｉ　（ｘ
）の最後のバイトのアドレスに１を加えたもの、Ｈ（Ｘ
）（すなわち、Ｈ（ｘ）及びＨ（Ｘ））の最ｒ　　　　
　　　　　　ｔ 初のバイトのアドレス及びＨ（ｘ）の最後のバイトの１
を加えたものをそれぞれ記憶する。

クロックによって制御されるバイトカウンタ２３はにバ
イト長のフレームの場合、更新開始コマンドでゼロから
にバイトまで増分される。カウンタ２３のバイトカウン
トは比較器２４．２５及び２６でに、Ｎ及びＰと永続的
にそれぞれ比較される。変更されたバイトはｎ番目のバ
イトから始まり、ｐ−１番目のバイトで終るので、比較
器２５及び２６の出力は、Ｈフィールドの長さを表わす
信号を出力するラッチ２７のセット及びリセットにそれ
ぞれ使用される。変更されたＨフィールドの期間（Ｈフ
ィールド信号＝１）において、スキャンされたバイトは
、Ｈフィールド信号によって制御されるＡＮＤゲートＡ
３１を介してゲートされるカウンタ２３におけるバイト
カウントの変更を検出する回路３０のおかげにより、バ
イトレートで直列化器５ＥＲＤＥＳ２８及び２９に転送
される。

１バイトが各々のＳＥＲ’ＤＥＳ２８及び２９に転送さ
れると、その内容はす、−ａ、のオペレージヨンを遂行
するＸＯＲ回路にビットクロックレートがシフトされる
。このす、−ａ、はＨフィールド信号によって制御され
るＡＮＤゲートＡ３３を介してＦＣ８計算部３２に供給
される。このＦＣＳビットは１６ビツト長の非直列化器
５ＥＲＤＥＳ３３に供給される。

バイトカウンタ２３がゼロからＮ−１番目のバイト及び
Ｐからに番目のバイトをカウントする間。

Ｈフィールド期間のゼロ（Ｈフィールド信号＝０）はＦ
Ｃ８計算部３２にビットごとに送られる。

１６ビツト長のバッファ３７は更新すべき古いＦｅ２　
（Ｆｅ２　）を記憶する。このＦｅ２　はＳｒ　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
ｒＥＲＤＥＳ３３の並列出力にも接続された１６ビツト
長のＸ０Ｒ３４でＸＯＲされる。

比較器２４によってに番目のバイトカウントが検出され
ると、このＦｅ２の更新は停止され、１６ビツト長のＡ
ＮＤゲート３６を介して１６ビツト長のバッファ３５に
新しいＦｅ２がゲートされる。

たとえば２バイト長のヘッダがそのフレーム中の所定の
ロケーションに存在するとすれば、本発明の別の実施例
を実現できる。しかしながら、２バイト長のヘッダの上
位バイトにゼロを充てんすることによってこの方法が１
バイト長のヘッダにあてはまることに留意されたい。

第３Ｂ図に、３つの部分に分かれているとみなすことが
できるＦｅ２のないにビット長の１つのフレームを示し
た。これは、Ｆｅ２を含むｎ番目のバイト位置でそのフ
レーム内に埋め込まれた変更された２バイト（ヘッダ）
を有するものである。

ヘッダの古い値が多項式〇　（ｘ）によって表わされ、
その新しい値が多項式Ｎ　（ｘ）によって表わされると
仮定すると、Ｏ（ｘ）及びＮ　（ｘ）の両方の多項式の
次数をたかだか１５として別の多項式 ％式％（） を定義することができる。

ＦＣ８全体に対する相関的な変更は、 ｄＦＣ８（ｘ）＝剰余（Ｄ’（Ｘ）Ｘ８ｎ、　Ｇ（Ｘ）
）又は ｄＦｃｓ（ｘ）＝（剰余（Ｄ’（Ｘ）、Ｇ（Ｘ））・剰
余（Ｘ８ｎ、　Ｇ（Ｘ））　）モジュロＧ　（ｘ）２つ
の多項式 ％式％（） を仮定するので、 剰余（Ｐ　ｚ　（ｘ）　Ｐ　ｚ　（ｘ）、Ｇ（ｘ））　
＝剰余（Ｒ１（ｘ）　Ｒ，（ｘ）、Ｇ（ｘ））となる。

Ｄ’（ｘ）はそれ自身剰余であり、そのヘッダが２バイ
トであることがらＤ　’　（ｘ）の有意ビットはたかだ
か１６個であるということに留意されたい。したがって
、式ｄＦＣ８（ｘ）の計算にはＸ８ｎの剰余（以下、Ｒ
ｂ　（ｘ　）という）の計算しか必要としない。

この最後の剰余の全ての可能な値は、１から１６０００
までの任意の値をとる”ｎ”について計算しなければな
らない。衛星通信ネットワークで使用されるフレームは
１６０００バイトを含むことがあるからである。

ｎは２進数形式で、 と表わせることに留意されたい。

ここで、ｍはｎの最上位ビットの重みであり、ｎ、＝０
又は１である。

そうすると、 ｎ Ｒ，＝剰余（ｘ　　、　Ｇ（ｘ）） ｎ、＝１ したがって、Ｒ６は次のように表わせる。

ｎ、＝１ ここで、Ｒ，（ｘ）は゛′ビット剰余”と呼ぶことがで
きる。

すなわち、 である。

したがって、 ｎ、＝１ ＝Ｄ’（Ｘ）Ｒｏ（ｘ）Ｒ，（ｘ）−（ｎ、＝１である
ような全てのｉについて）　モジュロＧ　（Ｘ）たとえ
ば、変更すべきバイトがそのフレーム内におけるｎ　＝
　２４５番目の位置に存在すると仮定すると、 ｎ＝２４５＝１２８＋６４＋３２＋１６＋４＋１＝２’
＋２’＋２’＋２’＋２”＋２゜すなわち、 ｎ＝ｎ、２’＋ｎＧ２’＋ｎ、２’＋ｎ４２’＋ｎ、２
３＋ｎ２２”＋ｎ、２１＋ｎ、２゜ ただし、ｉ＝１及び３についてはｎ、＝ｏ、ｉ＝ｏ、２
，４．５．６及び７についてはｎ、＝１この場合 ｎ、＝１ ビット剰余ＩＩ　Ｒ、１７と呼ばれる剰余は事前に記憶
することができる。

変更すべきバイトがそのフレーム内において最高ｎ＝２
５５番目の位置のどこかに存在すると仮定すれば、考え
ている剰余の最高の数は８である。

ｎが最高ｎ＝１６３８３の場合は、１５である。

これらの剰余は以下の第１表に表わされる。

第１表 ｉ　　　剰余多項式　　　　　　　　　剰余ビットＲｉ
　（ｘ） Ｏｘ”　　　　　　　　　　　　０００００００１００
００００００　＝　Ｘ″０１００”１　ｘ”＋ｘ”＋１
　　　　　　　　０００１００００００１００００１　
＝Ｘ”１０２１”２　　ｘ”＋ｘ１２＋ｘ”＋ｘ’＋ｘ
”＋ｘ’＋ｘ’　　　００１１　０１１１　００１１　
００００　　＝　　Ｘ“３７３０”３　ｘ”＋ｘ１３＋
ｘ”＋ｘ”＋ｘ’＋ｘ’＋１　００１１１００００１１
００００１　＝　Ｘ“３８６１”４　ｘ”＋ｘ１３＋ｘ
１１＋ｘ”＋ｘ’＋ｘ’　　　１０１０１１１０１１１
１１１００　＝　Ｘ“ＡＥＦＣ”＋ｘＧ　＋ｘＳ　＋ｘ
４＋ｘ３　＋ｘ２５　ｘ”＋ｘ”＋ｘ”＋ｘ’＋ｘ’＋
ｘ３＋１　１０００１１１０００１０１００１　＝　Ｘ
“８Ｅ２９”６　ｘ”＋ｘ’＋ｘ”＋ｘ７＋ｘ’＋ｘ’
　　　　０００１００１１１１１１１１００　＝　Ｘ”
１３ＦＣ”＋ｘ４÷ｘ３　＋ｘ２ ７　Ｘ１３＋Ｘ”＋Ｘ１０＋Ｘ’＋Ｘ’＋Ｘ’＋Ｘ”　
　００１１０１１０１１０００１００　＝　Ｘ“３６Ｃ
４”８ｘ１ｓ＋ｘ１４＋ｘ１３＋ｘ１２÷ｘ１１＋ｘ”
　　１１１１１１０１０１０１００００　＝　Ｘ“ＦＤ
５０”＋１ｍ　＋ｘ＠　＋ｘ４ ９　ｘ”＋ｘ１３＋ｘ１１＋ｘ’＋ｘ’　　　　　１０
１０１０１０１００１１１１０　＝　Ｘ“ＡＡ９Ｅ”＋
Ｘ’＋Ｘ”＋Ｘ”＋Ｘ １０　ｘ”＋ｘ１１＋ｘ’＋ｘ’＋ｘ”　　　　　　１
０００１００００００１１１００　＝　Ｘ“８８１Ｃ”
１１　ｘ１４＋ｘ”＋ｘ”＋ｘ’＋ｘ３０１０００１０
００１０１１０００　＝　Ｘ”４４５８”１２　ｘ　　
　　　　　　　　　　　　　００００００００００００
００１０　＝　Ｘ“０００２”１３　ｘ”　　　　　　
　　　　　　　　０００００００００００００１００　
＝　Ｘ“０００４”１４　ｘ’　　　　　　　　　　　
　　　０００００００００００１００００　：　Ｘ”０
０１０”１５　ｘ”　　　　　　　　　　　　　　００
０００００１００００００００　”　Ｘ”０１００”こ
れらの剰余はランダムアクセスメモリ（ＲＡＭ）に記憶
することができるので、ＦＣ８全体の再計算のプロセス
は以下の如くとなる。

−Ｄ　’　（ｘ）　＝　Ｎ　（ｘ）　−〇　（ｘ）を計
算する。

ロードする。

−ｎ、＝１であるような各ｉアドレスでＲＡＭをアドレ
スする。

一フェッチされた剰余の積Ｒ５を取得する。

−ｄＦＣ８を導出するため、ＲにＤ　（ｘ）を乗ずｂ る。

−古いＦＣ８にｄＦＣ８を加える。

第５図に、上記の表に基づいて事前に記憶された剰余を
使ってＦＣ５の更新を行うための装置の実施例を示した
。

この装置はそのフレームのバイトがバイト位置ｎとバイ
ト位置ｐ−１との間で（ただし、ｎ≦ｐ−１）変更され
るような場合においてＦＣ３を更新するように構成され
ている。

ｎ及びｐの値は１６ビツト長のレジスタＲｅｇ　１及び
レジスタＲａｇ　２にそれぞれ記憶される。バイトｎと
バイトｐ−１との間のフレームの古い部分は記憶部Ｈに
記憶され、バイトｎはバイトｐ　−１との間の変更され
た部分は記憶部Ｈに記憶さす れる。古いＦＣ８はレジスタＲｅｇ　３に記憶される。

オペレーションは“初期ロード”信号から始まる。この
信号はｎをレジスタＲｅｇ　１からレジスタＲｅｇ４に
転送し、古いＦＣ８をレジスタＲｅｇ　３からレジスタ
Ｒ’ｅｇ　１９　（”ステップ／ステップＦＣ８”）に
転送し、カウンタ５０をゼロにリセットする。

カウンタ５ｏはモジュロ１６で動作する６すなわち、１
５を超えると、ゼロにリセットされる。ｉ＝Ｏを検出す
るデコーダ５２は最初の２バイトをＨ及びＨからレジス
タＲａｇ　６及びＲｅｇ　７にそれぞｒ　　　　　　　
す れ転送する。これらの２バイト長のワードはＸＯＲされ
て、レジスタＲｅｇ　８に転送される。したがって、Ｒ
ｅｇ　８はＤ　’　（ｘ）　＝　Ｎ　（ｘ）−〇（ｘ）
を含む。レジスタＲａｇ　８の内容は“ｉ＝ｏ″信号に
よって制御されるＡＮＤゲート５４を介して“中間ＦＣ
３”レジスタＲｅｇ１２に転送される。

ｉ＝ｏで、レジスタＲｅｇ　４の内容はＡＮＤゲート５
６を介して直列化器５ＥＲＤＥＳ５８にアンロードされ
る。その出力はＡＮＤゲート６０を昧動する。５ＥＲＤ
ＥＳ５８のシフト操作はｉのレートを定めるｔｄ　ｉク
ロック″信号によって制御される。ｉクロックはカウン
タ５ｏの増分及びＡＮＤゲート６０の第２の入力も制御
する。“ｉクロック”パルスと５ＥＲＤＥＳ５８の出力
の２進値１との一致により、ゲート６０の出力がハイレ
ベルどなる（これはＩｔ　ｉ有効″標識である）。

カウンタ５０の内容はｉ　＝Ｏないし１５についての剰
余の表で定義される剰余を含むＲＡＭ６２をアドレスす
るのに使用される。このＲＡＭは循環的にスキャンされ
、アドレスされた内容が循環的に出力レジスタ６４に転
送される。同時に、ｉクロックレートで、レジスタ６４
及びレジスタＲｅｇ１２の内容が乗算器６６で乗算され
る（多項式乗算）。乗算器６６の出力（すなわち、３２
ビツト長の多項式）は装置６８に供給され、装置６８が
、乗算器６６の出力に対しＧ　（ｘ）による多項式除、
算を行って剰余を表わす１６ビツト長の多項式を供給す
る。この剰余は、１１　ｉ有効″がハイレベルであると
きにのみ、ＡＮＤゲート７ｏを介して中間ＦＣＳレジス
タＲｅｇ１２に転送される。ｉが１５になったとき、レ
ジスタＲｅｇ１２はｄ　ＦＣ８の値を含む。

レジスタＲｅｇ１２及びＲｅｇ１９の内容は１６ビツト
のＸ０Ｒ７１でＸＯＲされ、その結果が、デコーダ７２
によって１＝１５が検出されたとき、レジスタＲｅｇ１
９にもどされる。

デコーダ７２によって供給される”　ｉ　＝　１５”信
号は、レジスタＲａｇ　４の内容を２だけ増分する増分
器７４をトリガする。比較器７６はレジスタＲｅｇ　４
の新しい値の内容とレジスタＲｅｇ　２の内容とを比較
し、これらが一致したとき、“ｎの増分停止″標識を発
生する。”ｎの増分停止”標識はＡＮＤゲート７８を介
する新しいＦＣＳフレームのレジスタＲｅｇ１９からレ
ジスタＲｅｇ２４への転送をトリガする。

ヘッダの変動が２バイトよりも長いときは、このプロセ
スが繰り返される。ｎ及びｐは２バイトの倍数であると
仮定したことに留意されたい。ｎ及びｐが１バイトの倍
数の場合は、Ｈレジスタ及びＨレジスタの対応する８ビ
ツトの位置にゼロバターンがロードされる。

上述の本発明は、各々の受信フレームが最初に組み立て
られ、有効性（ＦＣ３）が検査され、宛先への送出の前
にＦＣ８なしで記憶されるような通信コントローラに特
に適している。送出の前に、新しいＦｅ２（Ｆｅ２　）
は計算を必要とｔ し、出力フレームに関連付けることを必要とする。

以下の実施例から明らかな如く、本発明は必要な計算の
負荷を減するだけでなく、受信フレーム全体の有効性を
受信場所で検査することを可能とし、したがって、通信
コントローラに記憶されるデーゾのいかなる変化をも検
出することができる。

第６図に、本発明に基づく通信コントローラの実施例を
示した。この通信コントローラの構成要素は、スキャナ
８０１通信コントローラＣＣメモリ８２及びホスト８４
を含む。スキャナ８ｏには流入通信リンク及び流出通信
リンクが接続される。

スキャナ８０は受信ビットを検出するため流入通信リン
クをスキャンし、これらの受信ビットから５ＤＬＣ／Ｈ
ＤＬＣメツセージフレームを組立てる。この受信された
メツセージはデータ、ヘッダ０　（ｘ）、Ｆｅ２　及び
フラグを含む。フレームが組立てられるとすぐに除去さ
れるフラグは図示していない。各々の受信フレームはホ
スト８４の制御の下で適切な流出通信リンクに送出され
る前に、ホスト８４によって、関連するリンクに割振ら
れたメモリ８２のロケーションに記憶される。ホストは
流出通信リンクを指定するだけでなく、フラグ、データ
、新しいヘッダＮ　（Ｘ）及び新しいＦｅ２　（Ｆｅ２
　）を有するＨＤＬＣ／５ＤＬＣフレ−ムを再構成する
必要がある。この新しいヘッダはホストによって、新し
い経路指定情報（たとえば、その通信ネットワーク上の
次ノードの識別子）を含むように決定される。新しいＦ
ｅ２はホスト内で計算される。ホストには、変更すべき
ヘッダバイトの位置ｎとその新しい内容Ｎ　（ｘ）がわ
かっている、ホストには、さらに、関係するメモリ８２
のロケーションもわかっているので、そこからＦｅ２　
及びＯ（ｘ）をフェッチして、出力フレームに割振られ
るべき新しいＦｅ２　（Ｆｅ２．）を生成する。Ｆｅ２
　の生成は第４図又は第５図に示した装置を使って行わ
れる。

Ｅ６発明の詳細 な説明したように本発明によれば、ノードでデータの変
更が生じても受信局でこれを検出することができ、また
、ＦＣ３生成の計算の負荷を最小にすることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は５ＤＬＣ／
ＨＤＬＣフレームの構造を示す図、第３Ａ図及び第３Ｂ
図は本発明の実施例で使用されるフレームの構造を示す
図、第４図及び第５図はＦＣ８生成のための装置の例を
示す図、第６図は本発明の適用例を示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 実施例 Ｉｓ１図 第２図 第３Ａ図

Claims (1)

【特許請求の範囲】
1. 情報部と、ヘッダ部と、フレームチェックシーケンスと
   を含むフレームのフレームチェックシーケンスを更新す
   る方法であって、送信すべきヘッダ部についての多項式
   Ｈ＿ｔ（ｘ）から受信したヘッダ部についての多項式Ｈ
   ＿ｒ（ｘ）を減じたものＤ（ｘ）についての剰余を求め
   該剰余をもとのフレームチェックシーケンスに加えて新
   しいフレームチェックシーケンスを生成するようにした
   ことを特徴とするフレームチェックシーケンス更新方法
   。