KR19980073924A - 에러 데이터 수정회로 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로서, 특히 셀 특성 차이에 의해 센스 앰프의 출력 데이터가 지연될 때, 에러 데이터를 수정할 수 있는 에러 데이터 수정회로에 관한 것이다.
이를 위하여 본 발명은 센스 앰프의 출력으로부터 에러 검출신호를 출력하는 에러 검출부(10)와, 에러 검출신호를 연산하여 에러 판별신호를 출력하는 에러 판별부(11)와, 에러 판별신호에 따라 오류가 발생된 센스 앰프의 출력을 수정하는 에러 데이터 수정부(12)와, 수정된 데이터를 출력하는 출력버퍼(13)로 구성된 에러 데이터 수정회로에 있어서,
에러 판별부(11)의 출력(N1)과 래치신호(LAT)를 조합하여 래치 제어신호(N5)를 출력하는 래치 제어부(14)와, 래치 제어신호(N5)가 입력되는 구간 동안, 상기 에러 데이터 수정부(12)의 출력(N4)을 래치하여 상기 출력버퍼(13)로 인가하는 래치회로(15)로 구성된다.

Description

에러 데이터 수정회로
본 발명은 반도체 메모리에 관한 것으로서, 특히 셀 특성 차이에 의해 센스 앰프의 출력이 지연될 때, 최종 출력단의 노이즈 발생을 억제하여 출력 스피드를 개선할 수 있는 에러 데이터 수정회로에 관한 것이다.
본 발명은 헤밍코드(Hamming Code)를 기본 알고리즘으로 한다.
헤밍코드의 기본 알고리즘은 데이터 비트의 수가 2K일 때 패리티 비트(Parity bit)의 수는 K+1개가 필요하며, 실제 데이터가 4비트, 즉 22비트이면 패리티 비트는 3비트가 된다. 따라서, 7비트가 하나의 프레임이 구성되며 패리티 비트의 위치는 2n번째가 된다.
그리고, 패리티 비트 코딩방법은 상기 3비트의 각 패리티 비트마다 데이터 비트가 1인 경우를 조사하여 그룹을 생성한 후, 생성된 그룹에서 1의 갯수가 짝수가 되도록 2n번째 위치에 패리티 비트를 첨가한다.
즉, 1-7의 데이터 비트를 3비트의 패리티 비트로 테이블화한 후, 그 테이블에서 첫번째 패리티 비트에서 데이터 비트가 1인 1,3,5,7비트, 두번째 패리티 비트에서 데이터 비트가 1인 2,3,6,7비트, 그리고 3번째 패리티 비트에서 데이터 비트가 1인 4,5,6,7비트로 그룹을 만들고, 그 생성된 그룹에서 2n번째 위치에 패리티 비트를 첨가한다.
예를 들어, 만약 메인 데이터가 1011이라 가정하면, 패리티 비트는 1,2,4번째 비트가 됨으로써, ×,×,1,×,0,1,1가 하나의 프레임을 형성한다.
따라서, 상기 1,3,5,7비트에서 1의 수가 짝수가 되도록 패리티 비트를 첨가하면, 0,1,0,1가 되고, 2,3,6,7비트는 1,1,1,1이 되며, 4,5,6,7비트는 0,0,1,1이 됨으로써, 센스 앰프에서 출력되는 최종 프레임은 0,1,1,0,0,1,1가 된다.
그리고, 에러 검출방법은 상기 그룹의 각 비트값을 배타적 오아게이트들로 연산하여, 연산값이 0이면 센스 앰프의 출력에 에러가 없는 경우, 1이 출력되면 센스 앰프의 출력에 에러가 발생된 경우로 판단한다.
그런데, 32 데이터 비트의 경우는 패리티 비트는 6비트가 필요하며, 이 6비트를 상기 기본 헤밍코드(Hamming Code)로 구성하면, 패리티 6비트의 각 프레임 구성수가 다르게 되어 배타적 오아게이트의 로직 구성이 매우 어렵게 된다.
따라서, 임의로 1이 2개 또는 3개 포함되는 서로 다른 조합으로써 1-32비트를 구분하는 수정된 헤밍코드(Hamming Code)가 사용되며, 에러 검출방법은 동일하다.
종래 에러 데이터 수정회로는 도 1에 도시된 바와 같이, 센스 앰프의 출력(SA0-SAn)을 배타적 논리합하여 에러 검출신호(P0-Pn)를 검출하는 에러 검출부(10)와, 에러 검출부(10)에서 검출된 에러 검출신호(P0-Pn)로부터 에러 판별신호(N1)를 출력하는 에러 판별부(11)와, 에러 판별부(11)의 판별신호(N1)에 따라 에러가 발생된 센스 앰프의 출력(SA0-SAn)을 수정하는 에러 데이터 수정부(12)와, 에러 데이터 수정부(12)에서 수정된 데이터(N4)를 출력하는 출력버퍼(13)로 구성된다.
상기 에러 검출부(10)는 배타적 오아게이트들로 구성되며, 에러 판별부(11)는 에러 검출부(10)의 출력 중에서 0의 데이터만을 노아링하는 노아게이트(11-1)와, 상기 에러 검출부(10)의 출력 중에서 1의 데이터만을 낸딩하는 낸드게이트(11-2)로 구성된다.
상기 에러 데이터 수정부(12)는 센스 앰프의 출력신호(SA0-SAn)를 반전시키는 CMOS 인버터(12-1)와, 그 인버터(12-1)의 출력을 전달하는 전송게이트(12-2)와, CMOS 인버터(IN2)를 통해 반전된 낸드게이트(11-2)의 출력에 따라 센스 앰프의 출력신호(SA0-SAn)를 전달하는 전송게이트(12-3)로 구성된다. 미설명 부호 IN3, IN4는 CMOS 인버터이다.
이와 같이 구성된 종래 에러 데이터 수정회로의 동작은 다음과 같다.
센스 앰프(미도시)의 출력(SA0-SAn)이 정상적인 경우, 에러 검출부(10)의 출력(P0-Pn)은 모두 0가 되고, 에러 판별부(11)는 하이레벨의 에러 판별신호(N1)를 출력한다.
따라서, 에러 데이터 수정부(12)의 전송게이트(12-3)가 CMOS 인버터(IN2)에서 반전된 로우 레벨의 에러 판별신호(N1)에 의해 턴온됨으로써, 센스 앰프의 출력(SA0-SAn)은 전송게이트(12-3)와 CMOS 인버터(IN3), (IN4)를 통하여 출력된다. 그리고, 출력버퍼(13)는 상기 에러 데이터 수정부(12)의 출력을 입력받아 출력 인에이블신호(DOen)에 따라 출력하게 된다.
그런데, 공정 변화 또는 그밖의 이상에 의해 센스 앰프(미도시)의 출력신호가 지연되거나 또는 에러 데이터가 출력되는 경우가 발생된다.
먼저, 센스 앰프의 출력이 지연되는 경우는 다음과 같다.
도 2의 (A)와 같이, 센스 앰프(미도시)의 출력(SA0)이 지연되면(점선 부분은 정상적인 데이터), 에러 검출부(10)의 출력은(P0)은 1, 출력(P1-Pn)은 0이 된다.
에러 판별부(11)의 노아게이트(11-1)는 상기 에러 검출부(10)의 출력(P1-Pn)를 노아링하여 1을 출력하고, 낸드게이트(11-2)는 에러 검출부(10)의 출력(P0)과 상기 노아게이트(11-1)의 출력을 낸딩하여 도 2의 (B)와 같이, 시간(T1)에서 로우 레벨의 에러 판별신호(N1)를 출력한다.
따라서, 에러 데이터 수정부(12)의 전송게이트(12-2)가 CMOS 인버터(IN2)에서 반전된 하이 레벨의 에러 판별신호(N1)에 의해 턴온됨으로써, 센스 앰프의 출력(SA0)은 CMOS 인버터(12-1)에서 반전된 후 전송게이트(12-2)를 통하여 출력됨으로써, 수정된 전송게이트(12-2)의 출력(N4)은 도 2의 (D)와 같이 된다.
그리고, 출력버퍼(13)는 CMOS 인버터(IN3), (IN4)를 통하여 상기 수정된 전송게이트(12-2)의 출력(N4)을 입력받아, 도 2의 (E)와 같은 출력 인에이블신호(DOen)신호에 따라 도 2의 (F)와 같은 신호를 출력한다.
이후, 시간(T2)에서 정상적인 센스 앰프의 출력(SA0)이 입력되면, 에러 판별신호(N1)가 하이 레벨이 됨으로써, 센스 앰프의 출력(SA0)은 전송게이트(12-3)와 CMOS 인버터(IN3), (IN4)를 통하여 정상적으로 출력된다.
즉, 종래의 에러 데이터 수정회로는 센스 앰프의 출력(SA0-SAn)이 지연되면, 지연이 발생된 해당 센스 앰프의 출력을 반전시켜 출력하고, 센스 앰프의 신호가 정상적으로 출력되면 센스 앰프의 출력을 반전없이 출력한다.
그리고, 센스 앰프로부터 에러 데이터가 출력되는 경우도 상기와 동일한 과정으로 수정된다.
그러나, 센스 앰프의 출력이 지연되는 경우, 종래의 에러 데이터 수정회로는 에러 판별시점인 시간(T1)부터 정상적인 데이터가 입력되는 시간(T2) 동안, 전송게이트(12-2)의 출력(N4)이 하이 레벨에서 로우 레벨, 그리고 다시 하이 레벨로 천이하기 때문에, 출력버퍼(13)는 2의 (F)와 같이 노이즈(glitch)에 의해 스피드 지연이 발생된 신호를 출력한다.
따라서, 본 발명의 목적은 센스 앰프에서 출력지연이 발생될 때, 내부 제어신호인 래치신호(LAT)와 에러 판별신호(N1)의 조합에 의해 생성된 래치 제어신호에 의해 에러 데이터 수정부의 출력을 래치함으로써, 노이즈 발생을 억제하여 출력 스피드를 개선할 수 있는 에러 데이터 수정회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 센스 앰프의 출력으로부터 에러 검출신호를 출력하는 에러 검출부와, 에러 검출신호를 연산하여 에러 판별신호를 출력하는 에러 판별부와, 에러 판별신호에 따라 에러가 발생된 센스 앰프의 출력을 수정하는 에러 데이터 수정부와, 수정된 데이터를 출력하는 출력버퍼로 구성된 에러 데이터 수정회로에 있어서,
에러 판별부의 출력(N1)과 래치신호(LAT)를 조합하여 래치 제어신호(N5)를 출력하는 래치 제어부와, 래치 제어부의 래치 제어신호(N5)가 입력되는 구간 동안, 상기 에러 데이터 수정부의 출력(N4)을 래치하여 상기 출력버퍼로 인가하는 래치회로를 포함하는 것을 특징으로 한다.
도 1은 종래 에러 데이터 수정회로.
도 2는 도 1에 있어서 각 부의 신호 파형도.
도 3은 본 발명의 기술에 의한 에러 데이터 수정회로.
도 4는 도 3에 있어서 래치 제어부의 상세 회로도.
도 5는 도 3에 있어서 각 부의 신호 파형도.
*도면의 주요부분에 대한 부호의 설명*
10 : 에러 검출부11 : 에러 판별부
12 : 에러 데이터 수정부13 : 출력버퍼
14 : 래치 제어부14-1 : 지연부
14-2 : 노아게이트14-3 : 낸드게이트
15-1 : 인버터부15-2 : 래치부
본 발명의 기술에 의한 에러 데이터 수정회로는 도 3에 도시된 바와 같이, 도 1에 도시된 종래의 에러 데이터 수정회로에서, 에러 판별부(11)의 에러 판별신호(N1)와 내부 제어신호인 래치신호(LAT)를 조합하여 래치 제어신호(N5)를 출력하는 래치 제어부(14)와, 그 래치 제어신호(N5)에 따라 상기 에러 데이터 수정부(12)의 출력(N4)을 래치하여 출력버퍼(13)로 출력하는 래치회로(15)를 추가로 포함한다.
래치 제어부(14)는 도 4에 도시된 바와 같이, 에러 판별부(11)에서 출력된 에러 판별신호(N1)를 지연시키는 지연부(14-1)와, 그 지연부(14-1)의 출력과 상기 에러 판별신호(N1)를 노아링하는 노아게이트(14-2)와, 그 노아게이트(14-2)의 출력을 순차 반전시키는 CMOS 인버터(IN5), (IN6)와, 그 CMOS 인버터(IN6)의 출력과 래치신호(LAT)를 낸딩하는 낸드게이트(14-3)와, 그 낸드게이트(14-3)의 출력을 반전시켜 래치 제어신호(N5)를 출력하는 CMOS 인버터(IN7)로 구성된다. 이때, 상기 지연부(14-1)는 홀수개의 CMOS 인버터들록 구성된다.
상기 래치회로(15)는 전원전압(Vcc)과 접지전압(Vss) 사이에 직렬 연결된 피모스 트랜지스터(PM1, PM2) 및 엔모스 트랜지스터(NM1, NM2)로 구성되고, 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM2)의 게이트는 상기 래치 제어신호(N5)를 입력받고, 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)의 게이트는 상기 에러 데이터 수정부(12)의 출력(N4)을 입력받는 인버터부(15-1)와, CMOS 인버터(IN8, IN9)로 구성되어 상기 인버터부(15-1)의 출력을 래치하는 래치부(15-2)로 구성된다.
이와 같이 구성된 에러 데이터 수정회로의 동작을 설명하면 다음과 같다.
센스 앰프(미도시)의 출력(SA0)이 도 5의 (B)와 같은 지연되어 출력되면(점선 부분은 정상적인 데이터), 시간(T1)에서 에러 판별부(11)는 도 4의 (C)와 같은 에러 판별신호(N1)를 출력한다. 이때, 펄스신호 발생부(미도시)는 어드레스 천이신호(ATD)를 입력받아 도 4의 (A)와 같은 래치신호(LAT)를 출력한다.
따라서, 에러 데이터 수정부(12)의 전송게이트(12-2)가 CMOS 인버터(IN2)에서 반전된 하이 레벨의 에러 판별신호(N1)에 의해 턴온되어, 센스 앰프의 출력(SA0)은 CMOS 인버터(12-1)에서 반전된 후 전송게이트(12-2)를 통해 출력된다.
즉, 에러 판별시점인 시간(T1)부터 정상적인 데이터가 입력되는 시간(T2) 동안, 에러 데이터 수정부(12)의 출력(N4)은 도 5의 (E)와 같다.
그런데, 도 4에 도시된 래치 제어부(14)는 내부 제어신호인 래치신호(LAT)와 도 5의 (C)와 같은 에러 판별신호(N1)를 조합하여, 도 5의 (F)와 같은 래치 제어신호(N5)를 출력한다.
따라서, 래치회로(15)의 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM2)는 래치 제어신호(N5)가 입력되는 구간 동안 턴온되고, 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)는 에러 데이터 수정부(12)의 출력(N4)에 따라 턴온되는데, 래치부(15-1)는 래치 제어신호(N5)가 하이 레벨 동안 발생된 에러 데이터 수정부(12)의 출력(N4)을 래치하여 도 5의 (G)와 같은 신호를 출력한다.
따라서, 출력버퍼(13)는 래치회로(15)의 출력(N6)을 입력받아 출력 인에이블신호(DOen)에 따라, 도 4의 (I)와 같은 신호를 출력한다.
그리고, 센스 앰프로부터 에러 데이터가 출력되는 경우도 상기와 동일한 과정으로 수정된다.
즉, 본 발명은 래치 제어신호(N5)가 하이 레벨 동안 에러 데이터 수정부(12)의 출력(N4)을 래치하여 도 5의 (E)와 같은 신호를 도 5의 (G)와 같은 신호로 변화시켜 출력함으로써, 노이즈(glitch)의 발생이 억제되어 출력 스피드가 개선되는 효과가 있다.
상기에서 상세히 설명한 바와 같이, 본 발명은 내부 제어신호인 래치신호(LAT)와 에러 판별신호(N1)를 조합하여 생성된 래치 제어신호에 따라 에러 데이터 수정부의 출력을 래치하여 출력함으로써, 최종 출력단의 발생되는 노이즈(glitch)의 발생이 억제하여 출력 스피드를 개선할 수 있는 효과가 있다.

Claims (4)

  1. 센스 앰프의 출력을 배타적 논리합하여 에러 검출신호를 출력하는 에러 검출부(10)와, 에러 검출신호를 연산하여 에러 판별신호를 출력하는 에러 판별부(11)와, 에러 판별신호에 따라 에러가 발생된 센스 앰프의 출력을 수정하는 에러 데이터 수정부(12)와, 수정된 데이터를 출력하는 출력버퍼(13)로 구성된 에러 데이터 수정회로에 있어서,
    상기 에러 판별부(11)의 출력(N1)과 래치신호(LAT)를 조합하여 래치 제어신호(N5)를 출력하는 래치 제어부(14)와;
    상기 래치 제어부(14)의 래치 제어신호(N5)가 입력되는 구간 동안, 상기 에러 데이터 수정부(12)의 출력(N4)을 래치하여 상기 출력버퍼(13)로 인가하는 래치회로(15);
    로 구성된 것을 특징으로 하는 에러 데이터 수정회로.
  2. 제 1 항에 있어서, 상기 래치 제어부(14)는 에러 판별부(11)에서 출력된 에러 판별신호(N1)를 지연시키는 지연부(14-1)와, 그 지연부(14-1)의 출력과 상기 에러 판별신호(N1)를 노아링하는 노아게이트(14-2)와, 그 노아게이트(14-2)의 출력과 래치신호(LAT)를 낸딩하는 낸드게이트(14-3)와, 그 낸드게이트(14-3)의 출력을 반전시켜 래치 제어신호(N5)를 출력하는 CMOS 인버터(IN7)로 구성된 것을 특징으로 하는 에러 데이터 수정회로.
  3. 제 2 항에 있어서, 상기 지연부(14-1)은 홀수개의 CMOS 인버터들로 구성된 것을 특징으로 하는 에러 데이터 수정회로.
  4. 제 1 항에 있어서, 상기 래치회로(15)는 전원전압(Vcc)과 접지전압(Vss) 사이에 직렬 연결된 피모스 트랜지스터(PM1, PM2) 및 엔모스 트랜지스터(NM1, NM2)로 구성되고, 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM2)의 게이트는 상기 래치 제어신호(N5)를 입력받고, 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM1)의 게이트는 상기 에러 데이터 수정부(12)의 출력(N4)을 입력받는 인버터부(15-1)와, CMOS 인버터(IN8, IN9)로 구성되어 상기 인버터부(15-1)의 출력을 래치하는 래치부(15-2)로 구성된 것을 특징으로 하는 에러 데이터 수정회로.
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