JPH05127986A - 記憶装置 - Google Patents
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- JPH05127986A JPH05127986A JP4094382A JP9438292A JPH05127986A JP H05127986 A JPH05127986 A JP H05127986A JP 4094382 A JP4094382 A JP 4094382A JP 9438292 A JP9438292 A JP 9438292A JP H05127986 A JPH05127986 A JP H05127986A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】小容量のＶＲＡＭを有するシステムで複数の表
示層を同時に１つの表示装置に表示するためのＶＲＡＭ
装置の改良。 【構成】夫々異なる表示層を記憶するように分割された
ＲＡＭ部と、複数の逐次アクセス・メモリー部と、前記
ＲＡＭ部と複数の逐次アクセス・メモリー部とを選択的
に接続し独立にデータを転送する転送ゲートと、逐次出
力ポートと、前記逐次アクセス・メモリー部と対応する
アドレスを生成し、これをクロック信号に応じて増分す
るアドレス・カウンタと、選択制御信号に従って対応す
るアドレス・カウンタで生成されたアドレスに対応する
記憶場所に格納されているデータを前記逐次出力ポート
に与える選択装置からなるＶＲＡＭ装置。
示層を同時に１つの表示装置に表示するためのＶＲＡＭ
装置の改良。 【構成】夫々異なる表示層を記憶するように分割された
ＲＡＭ部と、複数の逐次アクセス・メモリー部と、前記
ＲＡＭ部と複数の逐次アクセス・メモリー部とを選択的
に接続し独立にデータを転送する転送ゲートと、逐次出
力ポートと、前記逐次アクセス・メモリー部と対応する
アドレスを生成し、これをクロック信号に応じて増分す
るアドレス・カウンタと、選択制御信号に従って対応す
るアドレス・カウンタで生成されたアドレスに対応する
記憶場所に格納されているデータを前記逐次出力ポート
に与える選択装置からなるＶＲＡＭ装置。
Description
【０００１】
【産業上の利用分野】本発明は、ラスタ・ディスプレイ
の如き周辺装置に対する高速データ転送が可能なメモリ
ー装置に関する。かかるメモリーは、ビデオ・ランダム
・アクセス・メモリー（ＶＲＡＭ）として公知である。
の如き周辺装置に対する高速データ転送が可能なメモリ
ー装置に関する。かかるメモリーは、ビデオ・ランダム
・アクセス・メモリー（ＶＲＡＭ）として公知である。
【０００２】
【従来の技術】ＶＲＡＭは、一般にディスプレイ・シス
テムにおいて表示メモリーとして使用される。ＶＲＡＭ
は、実質的に、メモリー・データが逐次にアクセス可能
である第２のポートの付設された従来のＤＲＡＭであ
る。従来のＶＲＡＭは、ＲＡＭアレイ、逐次アクセス・
メモリー・アレイ、アドレス／制御ロジック、および転
送ゲートからなっている。ＲＡＭアレイは、ＶＲＡＭの
１次（ＲＡＭ）ポートと接続され、ＤＲＡＭと同様に挙
動する。シフト・レジスタと時に呼ばれるＳＡＭアレイ
は、ＶＲＡＭの２次（ＳＡＭまたは逐次）ポートと接続
され、外部の非同期クロック、即ち逐次クロックの制御
下で逐次にアクセスすることができる。アドレス・カウ
ンタはＳＡＭ中のアドレスを発生し、当該アドレスから
データが逐次ポートに与えられる。前記アドレスは逐次
クロックの制御下で増分される。
テムにおいて表示メモリーとして使用される。ＶＲＡＭ
は、実質的に、メモリー・データが逐次にアクセス可能
である第２のポートの付設された従来のＤＲＡＭであ
る。従来のＶＲＡＭは、ＲＡＭアレイ、逐次アクセス・
メモリー・アレイ、アドレス／制御ロジック、および転
送ゲートからなっている。ＲＡＭアレイは、ＶＲＡＭの
１次（ＲＡＭ）ポートと接続され、ＤＲＡＭと同様に挙
動する。シフト・レジスタと時に呼ばれるＳＡＭアレイ
は、ＶＲＡＭの２次（ＳＡＭまたは逐次）ポートと接続
され、外部の非同期クロック、即ち逐次クロックの制御
下で逐次にアクセスすることができる。アドレス・カウ
ンタはＳＡＭ中のアドレスを発生し、当該アドレスから
データが逐次ポートに与えられる。前記アドレスは逐次
クロックの制御下で増分される。
【０００３】アドレス／制御ロジックは、ＲＡＭポート
におけるアドレス多重化を管理し、ＶＲＡＭの全ての制
御および大域タイミング機能を提供する。前記転送ゲー
トは、アドレス／制御ロジックの制御下でデータがＲＡ
ＭアレイとＳＡＭアレイとの間をパスすることを可能に
する。
におけるアドレス多重化を管理し、ＶＲＡＭの全ての制
御および大域タイミング機能を提供する。前記転送ゲー
トは、アドレス／制御ロジックの制御下でデータがＲＡ
ＭアレイとＳＡＭアレイとの間をパスすることを可能に
する。
【０００４】最近の全点アドレス指定可能な表示システ
ムにおいては、視認されるべきイメージが画素即ちピク
セル・データとして点単位に表示メモリーに格納され
る。ＶＲＡＭは、データがＲＡＭおよびＳＡＭアレイ間
で転送されねばならない時を除いて、この表示システム
の２つのポートが独立的かつ非同期に操作できるため、
表示システムにおいて使用される。ＳＡＭアレイは、通
常ＲＡＭアレイの１行の記憶容量を持ち、行全体のメモ
リー・データが一回のデータ転送アクセスにおいてＲＡ
ＭとＳＡＭとの間で転送される。ＶＲＡＭのＲＡＭ部分
は、表示されるべきピクセル・データを格納するため表
示メモリーとして使用され、ＲＡＭポートは、このデー
タを更新するため使用される。ＳＡＭポートは、陰極線
管の如きラスタ表示装置へ送ってこれに表示することを
可能にするビデオ生成回路にピクセル・データを提供す
る。
ムにおいては、視認されるべきイメージが画素即ちピク
セル・データとして点単位に表示メモリーに格納され
る。ＶＲＡＭは、データがＲＡＭおよびＳＡＭアレイ間
で転送されねばならない時を除いて、この表示システム
の２つのポートが独立的かつ非同期に操作できるため、
表示システムにおいて使用される。ＳＡＭアレイは、通
常ＲＡＭアレイの１行の記憶容量を持ち、行全体のメモ
リー・データが一回のデータ転送アクセスにおいてＲＡ
ＭとＳＡＭとの間で転送される。ＶＲＡＭのＲＡＭ部分
は、表示されるべきピクセル・データを格納するため表
示メモリーとして使用され、ＲＡＭポートは、このデー
タを更新するため使用される。ＳＡＭポートは、陰極線
管の如きラスタ表示装置へ送ってこれに表示することを
可能にするビデオ生成回路にピクセル・データを提供す
る。
【０００５】ＲＡＭポートは、一般に、例えばグラフィ
ックス・プロセッサでよい更新ハードウエアの周波数で
動作させられる。ＳＡＭポートは、一般に、表示装置の
要件により指定される周波数で動作させられる。表示装
置上にラスタ走査されるデータがＳＡＭポートから得ら
れる故に、ＲＡＭポートのほとんど全帯域幅が表示メモ
リーにおけるピクセル・データの更新のため使用可能で
ある。
ックス・プロセッサでよい更新ハードウエアの周波数で
動作させられる。ＳＡＭポートは、一般に、表示装置の
要件により指定される周波数で動作させられる。表示装
置上にラスタ走査されるデータがＳＡＭポートから得ら
れる故に、ＲＡＭポートのほとんど全帯域幅が表示メモ
リーにおけるピクセル・データの更新のため使用可能で
ある。
【０００６】あるＶＲＡＭにおいては、ＳＡＭアレイは
２つの部分に分割され、１つの部分はＲＡＭアレイにお
ける１つの行の半分からロードすることができ、他の部
分はこの行の他の半分または他の行からロードすること
ができる。このような形式のＶＲＡＭは、分割シフト・
レジスタＶＲＡＭと呼ばれる。このような分割シフト・
レジスタＶＲＡＭの事例は、米国特許第４，８５５，９
５９号および同第４，８２５，４１１号に記載されてい
る。２つの部分に対する転送サイクルは、他方が直列デ
ータを逐次出力ポートに与えるために使用されつつある
間一方がロードできるように独立的に形成することがで
きる。出力状態即ちＱＳＦピンは、通常、ＳＡＭのどの
半部が走査されているかを表示するため提供される。
２つの部分に分割され、１つの部分はＲＡＭアレイにお
ける１つの行の半分からロードすることができ、他の部
分はこの行の他の半分または他の行からロードすること
ができる。このような形式のＶＲＡＭは、分割シフト・
レジスタＶＲＡＭと呼ばれる。このような分割シフト・
レジスタＶＲＡＭの事例は、米国特許第４，８５５，９
５９号および同第４，８２５，４１１号に記載されてい
る。２つの部分に対する転送サイクルは、他方が直列デ
ータを逐次出力ポートに与えるために使用されつつある
間一方がロードできるように独立的に形成することがで
きる。出力状態即ちＱＳＦピンは、通常、ＳＡＭのどの
半部が走査されているかを表示するため提供される。
【０００７】マルチメディア・アプリケーション用の表
示システムに対する一般的な要求は、同時に１つ以上の
表示「層」をサポートすることができることである。表
示層数は、２以上であり得るが、しばしば２である。１
つの表示層は、典型的には「自然なイメージ」データ、
例えば生テレビジョン信号を含み、他の表示層は典型的
にはテキストまたはグラフィックスのオーバーレイを含
む。イメージ層は、色々な形態のミキシングによるオー
バーレイ層を通して見えるようにすることができる。各
ピクセル毎に、このオーバーレイは、「透明」で対応す
るイメージ・ピクセルを表示できるか、あるいは不透明
であるためそれ自体を表示しなければならないかを判定
するため調べられる。このテストはピクセル毎に個々に
行われるため、ピクセル毎にオーバーレイとイメージ・
データの双方を取出し、即ち２つの画像を同時に取出し
てピクセル毎に決定して画像間の切換えを行うことが一
般に必要である。
示システムに対する一般的な要求は、同時に１つ以上の
表示「層」をサポートすることができることである。表
示層数は、２以上であり得るが、しばしば２である。１
つの表示層は、典型的には「自然なイメージ」データ、
例えば生テレビジョン信号を含み、他の表示層は典型的
にはテキストまたはグラフィックスのオーバーレイを含
む。イメージ層は、色々な形態のミキシングによるオー
バーレイ層を通して見えるようにすることができる。各
ピクセル毎に、このオーバーレイは、「透明」で対応す
るイメージ・ピクセルを表示できるか、あるいは不透明
であるためそれ自体を表示しなければならないかを判定
するため調べられる。このテストはピクセル毎に個々に
行われるため、ピクセル毎にオーバーレイとイメージ・
データの双方を取出し、即ち２つの画像を同時に取出し
てピクセル毎に決定して画像間の切換えを行うことが一
般に必要である。
【０００８】
【発明が解決しようとする課題】マルチメディア・アプ
リケーション用の表示システムに対するＶＲＡＭ技術の
応用において生じる問題は、表示メモリーに１つ以上の
表示層をどのように保持して各層を１つの表示装置上に
同時に表示するかの問題である。
リケーション用の表示システムに対するＶＲＡＭ技術の
応用において生じる問題は、表示メモリーに１つ以上の
表示層をどのように保持して各層を１つの表示装置上に
同時に表示するかの問題である。
【０００９】これを行う１つの方法は、各層を別個のＶ
ＲＡＭ装置に保持し、各装置のＶＲＡＭ逐次ポートを使
用してこれらの層を同時にアクセスすることである。し
かし、低分解能スクリーンの場合は、１つの大きな例え
ば４ＭビットのＶＲＡＭが全ての表示層に対するピクセ
ル・データを保持するに充分な容量を持つことになろ
う。従って、複数のＶＲＡＭを使用することは層数の係
数だけメモリーのコストを増大することになろう。この
ため、もし全てのデータ・ストリームを１つのＶＲＡＭ
装置から取出すことができれば有利となろう。
ＲＡＭ装置に保持し、各装置のＶＲＡＭ逐次ポートを使
用してこれらの層を同時にアクセスすることである。し
かし、低分解能スクリーンの場合は、１つの大きな例え
ば４ＭビットのＶＲＡＭが全ての表示層に対するピクセ
ル・データを保持するに充分な容量を持つことになろ
う。従って、複数のＶＲＡＭを使用することは層数の係
数だけメモリーのコストを増大することになろう。この
ため、もし全てのデータ・ストリームを１つのＶＲＡＭ
装置から取出すことができれば有利となろう。
【００１０】従来のＶＲＡＭ設計では、これは下記の理
由により有効に達成することができない。例えば、従来
のＶＲＡＭの別々の領域における２つのバッファに保持
された２つの層に対するデータの取得のためには、最初
にデータ転送サイクルを用いて第１の層に対してＳＡＭ
をロードし、次いでこの第１の層に対するデータを逐次
出力ポートから読出すことが必要となる。そして、第２
の層に対してＳＡＭをロードするため１つのデータ転送
サイクルを使用しなければならず、第２の層に対するデ
ータは逐次出力ポートから読出される。このシーケンス
がくり返されねばならない。
由により有効に達成することができない。例えば、従来
のＶＲＡＭの別々の領域における２つのバッファに保持
された２つの層に対するデータの取得のためには、最初
にデータ転送サイクルを用いて第１の層に対してＳＡＭ
をロードし、次いでこの第１の層に対するデータを逐次
出力ポートから読出すことが必要となる。そして、第２
の層に対してＳＡＭをロードするため１つのデータ転送
サイクルを使用しなければならず、第２の層に対するデ
ータは逐次出力ポートから読出される。このシーケンス
がくり返されねばならない。
【００１１】各データ転送サイクルは、ピクセル・デー
タが出力ポートで供給されるに要する速度と比較してか
なりの時間を要し、またＲＡＭポートにおけるアクセス
を必要とするため、ＲＡＭ内容の更新に使用可能な帯域
幅を減少させる。この時間的損失を最小限に抑えるた
め、多くの直列データ・ワードを各データ転送サイクル
毎に読出すことができるように表示層毎に１つずつ、２
つの大きなバッファを使用しなければならない。２つの
層に対するデータは、表示するため２つのバッファから
同時に取得することができる。必要とされるこのような
大きなバッファおよび制御ロジックは、表示システムの
大きさおよび複雑さを増す。
タが出力ポートで供給されるに要する速度と比較してか
なりの時間を要し、またＲＡＭポートにおけるアクセス
を必要とするため、ＲＡＭ内容の更新に使用可能な帯域
幅を減少させる。この時間的損失を最小限に抑えるた
め、多くの直列データ・ワードを各データ転送サイクル
毎に読出すことができるように表示層毎に１つずつ、２
つの大きなバッファを使用しなければならない。２つの
層に対するデータは、表示するため２つのバッファから
同時に取得することができる。必要とされるこのような
大きなバッファおよび制御ロジックは、表示システムの
大きさおよび複雑さを増す。
【００１２】ヨーロッパ特許第ＥＰ−Ａ−０３９８５１
０号に記載される分割シフト・レジスタＶＲＡＭにおい
ては、１つのＶＲＡＭにおける行の半分毎に１つずつ２
つのフレーム・バッファが用意されている。他方のフレ
ーム・バッファがグラフィックス即ちイメージ・プロセ
ッサにより更新される間に、一方のフレーム・バッファ
はスクリーンに読出し走査される。選択制御信号は、各
逐次クロック信号毎に逐次アクセス・メモリーのどの半
部がデータを出力ポートに呈示するかを制御する。この
試みは、各フレーム・バッファにおけるデータが類似の
フォーマットを持ち、従って各バッファが表示メモリー
における類似量のスペースを使用する時にのみ適する。
０号に記載される分割シフト・レジスタＶＲＡＭにおい
ては、１つのＶＲＡＭにおける行の半分毎に１つずつ２
つのフレーム・バッファが用意されている。他方のフレ
ーム・バッファがグラフィックス即ちイメージ・プロセ
ッサにより更新される間に、一方のフレーム・バッファ
はスクリーンに読出し走査される。選択制御信号は、各
逐次クロック信号毎に逐次アクセス・メモリーのどの半
部がデータを出力ポートに呈示するかを制御する。この
試みは、各フレーム・バッファにおけるデータが類似の
フォーマットを持ち、従って各バッファが表示メモリー
における類似量のスペースを使用する時にのみ適する。
【００１３】
【課題を解決するための手段】本発明によれば、下記の
構成の記憶装置が提供される。即ち、ランダム・アクセ
ス・メモリー部と、各々が複数の記憶場所を有し、各記
憶場所が一義的なアドレスと対応する、１つ以上の逐次
アクセス・メモリー部と、前記ランダム・アクセス・メ
モリー部および逐次アクセス・メモリー部を接続し、そ
の間にデータ転送を独立的に実施する転送ゲートと、逐
次出力ポートと、各逐次アクセス・メモリー部と対応
し、対応する逐次アクセス・メモリー部におけるアドレ
スを生成して、このアドレスをクロック信号に応答して
増分する複数のアドレス・カウンタ装置と、選択制御信
号に応答して、逐次アクセス・メモリー部の１つを選択
し、対応するアドレス・カウンタ装置で生成されたアド
レスに対応する記憶場所に格納されたデータを逐次出力
ポートに与えるように作動可能な選択装置とからなって
いる。
構成の記憶装置が提供される。即ち、ランダム・アクセ
ス・メモリー部と、各々が複数の記憶場所を有し、各記
憶場所が一義的なアドレスと対応する、１つ以上の逐次
アクセス・メモリー部と、前記ランダム・アクセス・メ
モリー部および逐次アクセス・メモリー部を接続し、そ
の間にデータ転送を独立的に実施する転送ゲートと、逐
次出力ポートと、各逐次アクセス・メモリー部と対応
し、対応する逐次アクセス・メモリー部におけるアドレ
スを生成して、このアドレスをクロック信号に応答して
増分する複数のアドレス・カウンタ装置と、選択制御信
号に応答して、逐次アクセス・メモリー部の１つを選択
し、対応するアドレス・カウンタ装置で生成されたアド
レスに対応する記憶場所に格納されたデータを逐次出力
ポートに与えるように作動可能な選択装置とからなって
いる。
【００１４】各表示層は、ＲＡＭ部の異なる部分に格納
されており、個別の逐次アクセス・メモリー部へ転送さ
れる。転送された表示層は、その逐次アクセス部が選択
装置により選択される時、逐次出力ポートからクロック
・アウトされる。
されており、個別の逐次アクセス・メモリー部へ転送さ
れる。転送された表示層は、その逐次アクセス部が選択
装置により選択される時、逐次出力ポートからクロック
・アウトされる。
【００１５】前記選択装置は、選択制御信号に応答し
て、逐次クロックの速度で逐次アクセス・メモリー部の
選択されたものを変更することができる。全ての層から
のデータを同時に使用可能にするためには、各層から１
つのワードをバッファすることのみを要する。
て、逐次クロックの速度で逐次アクセス・メモリー部の
選択されたものを変更することができる。全ての層から
のデータを同時に使用可能にするためには、各層から１
つのワードをバッファすることのみを要する。
【００１６】本発明の一実施例においては、１つの逐次
クロック入力が存在し、選択装置がこの逐次クロックを
選択された逐次アクセス部と対応するアドレス・カウン
タへ指向する。このため、本発明のこの実施例において
は、アドレス・カウンタは、これらが対応するメモリー
の逐次アクセス部が選択される間にのみ増分される。あ
るいは、各アドレス・カウンタに対してクロック入力を
与えることができる。
クロック入力が存在し、選択装置がこの逐次クロックを
選択された逐次アクセス部と対応するアドレス・カウン
タへ指向する。このため、本発明のこの実施例において
は、アドレス・カウンタは、これらが対応するメモリー
の逐次アクセス部が選択される間にのみ増分される。あ
るいは、各アドレス・カウンタに対してクロック入力を
与えることができる。
【００１７】本発明の望ましい一実施例においては、逐
次アクセス・メモリー部の数は２つである。このため、
本発明を従来の分割シフト・レジスタＶＲＡＭの強化と
して実現することを可能にする。ＳＡＭの２つの半部の
独立的な逐次操作を可能にするため別のタップ・カウン
タが付設される。この場合、選択装置は、選択制御信号
に応答してＳＡＭの２つの半部間で逐次出力を切換える
装置を含む。この場合、選択制御信号は２進信号であ
り、１つの２進状態は第１の逐次アクセス部を選択し、
他の２進状態は他の逐次アクセス部を選択する。選択制
御信号を外部から与えることを可能にするためピンが付
設され、これにより如何なる時でもＳＡＭのどちらの半
部がアクティブ状態になるか、即ち、どちらのタップ・
カウンタがＳＣＬＫを受取り、ＳＡＭのどちらの半分が
逐次出力ポートに対してデータを与えるかを外部から制
御することを可能にする。ＱＳＦピンは、この機能を実
施するため変更することができる。
次アクセス・メモリー部の数は２つである。このため、
本発明を従来の分割シフト・レジスタＶＲＡＭの強化と
して実現することを可能にする。ＳＡＭの２つの半部の
独立的な逐次操作を可能にするため別のタップ・カウン
タが付設される。この場合、選択装置は、選択制御信号
に応答してＳＡＭの２つの半部間で逐次出力を切換える
装置を含む。この場合、選択制御信号は２進信号であ
り、１つの２進状態は第１の逐次アクセス部を選択し、
他の２進状態は他の逐次アクセス部を選択する。選択制
御信号を外部から与えることを可能にするためピンが付
設され、これにより如何なる時でもＳＡＭのどちらの半
部がアクティブ状態になるか、即ち、どちらのタップ・
カウンタがＳＣＬＫを受取り、ＳＡＭのどちらの半分が
逐次出力ポートに対してデータを与えるかを外部から制
御することを可能にする。ＱＳＦピンは、この機能を実
施するため変更することができる。
【００１８】本発明の望ましい態様においては、ＳＡＭ
のいずれの一方の半分もＲＡＭアレイの行のいずれか一
方の半分からロードできるように、即ちＳＡＭの各半分
がＲＡＭアレイのどの部分からでもロードできるよう
に、別の転送ゲート経路が追加される。このため、もし
例えばイメージおよびオーバーレイ層が異なる分解能の
場合、メモリーのＲＡＭ部分の不均等な分割を可能にす
る。
のいずれの一方の半分もＲＡＭアレイの行のいずれか一
方の半分からロードできるように、即ちＳＡＭの各半分
がＲＡＭアレイのどの部分からでもロードできるよう
に、別の転送ゲート経路が追加される。このため、もし
例えばイメージおよびオーバーレイ層が異なる分解能の
場合、メモリーのＲＡＭ部分の不均等な分割を可能にす
る。
【００１９】パイプライン・ラッチを、選択制御入力と
選択装置との間に接続されるように含むことができる。
このため、もしパイプライン・ラッチが含まれるなら
ば、選択制御入力に与えられる信号が、データが出力か
ら読出される全時間ではなくラッチ・セットアップ及び
接続時間に対して有効でありさえすればよいため、ＳＡ
Ｍ選択入力に対する時間的拘束が少なくなる。これによ
って、より高い速度の逐次出力ポート動作を可能にす
る。
選択装置との間に接続されるように含むことができる。
このため、もしパイプライン・ラッチが含まれるなら
ば、選択制御入力に与えられる信号が、データが出力か
ら読出される全時間ではなくラッチ・セットアップ及び
接続時間に対して有効でありさえすればよいため、ＳＡ
Ｍ選択入力に対する時間的拘束が少なくなる。これによ
って、より高い速度の逐次出力ポート動作を可能にす
る。
【００２０】本発明は、限定されはしないが特にマルチ
メディア表示システムに有用である。従って、本発明
は、マルチメディア表示システムが上記の記憶装置を含
んで提供されることを可能にする。このマルチメディア
表示システムは、従来のデータ処理システムで使用する
ためプラグイン・アダプタ・カードの形態とすることが
でき、あるいはマルチメディア用途に特に適合するデー
タ処理システムの形態とすることができる。表示システ
ムは、表示装置と、記憶装置の逐次出力ポートに存在す
るデータから前記表示装置へ出力するのに適するビデオ
信号を生成するためのビデオ生成回路とを含み得る。
メディア表示システムに有用である。従って、本発明
は、マルチメディア表示システムが上記の記憶装置を含
んで提供されることを可能にする。このマルチメディア
表示システムは、従来のデータ処理システムで使用する
ためプラグイン・アダプタ・カードの形態とすることが
でき、あるいはマルチメディア用途に特に適合するデー
タ処理システムの形態とすることができる。表示システ
ムは、表示装置と、記憶装置の逐次出力ポートに存在す
るデータから前記表示装置へ出力するのに適するビデオ
信号を生成するためのビデオ生成回路とを含み得る。
【００２１】本発明の一実施例については、事例として
添付図面に関して以下に記述することにする。
添付図面に関して以下に記述することにする。
【００２２】
【実施例】本発明の実施態様は、本発明により修正され
た従来の分割シフト・レジスタ・ビデオ・ランダム・ア
クセス・メモリーを含む。
た従来の分割シフト・レジスタ・ビデオ・ランダム・ア
クセス・メモリーを含む。
【００２３】図１において、ＶＲＡＭは、記憶場所が行
および列に配置されたランダム・アクセス部２を含む。
ＲＡＭに格納されたデータは、１次ポート２０およびア
ドレス／制御ロジック１を介して修正される。本実施例
においては、ＶＲＡＭは５１２行×５１２列×１６ビッ
トの２５６Ｋ×１６として構成された４Ｍｂの容量を有
する。ＲＡＭ部２は、上半分Ｕと下半分Ｌの２つの半部
に分割され、その各々が２５６列からなる。
および列に配置されたランダム・アクセス部２を含む。
ＲＡＭに格納されたデータは、１次ポート２０およびア
ドレス／制御ロジック１を介して修正される。本実施例
においては、ＶＲＡＭは５１２行×５１２列×１６ビッ
トの２５６Ｋ×１６として構成された４Ｍｂの容量を有
する。ＲＡＭ部２は、上半分Ｕと下半分Ｌの２つの半部
に分割され、その各々が２５６列からなる。
【００２４】各々が２５６の記憶場所を含み、それぞれ
ＳＡＭの上下の半部として示される２つの逐次アクセス
・メモリー部４、６が、転送ゲート８、１０を介してＲ
ＡＭ部２と接続されている。この転送ゲートは、経路
９、１１上でデータをＲＡＭとＳＡＭの各半部との間に
転送することを可能にする。ＳＡＭの各半部は、アドレ
ス／制御ロジック１の制御下で独立的にＲＡＭからロー
ド可能であり、またＲＡＭのいずれか一方の半部からの
データはＳＡＭのいずれか一方の半部へ送ることができ
る。
ＳＡＭの上下の半部として示される２つの逐次アクセス
・メモリー部４、６が、転送ゲート８、１０を介してＲ
ＡＭ部２と接続されている。この転送ゲートは、経路
９、１１上でデータをＲＡＭとＳＡＭの各半部との間に
転送することを可能にする。ＳＡＭの各半部は、アドレ
ス／制御ロジック１の制御下で独立的にＲＡＭからロー
ド可能であり、またＲＡＭのいずれか一方の半部からの
データはＳＡＭのいずれか一方の半部へ送ることができ
る。
【００２５】ＳＡＭの各半部は、それ自体のアドレス・
カウンタ装置即ちタップ・カウンタ１２、１４を有す
る。タップ・カウンタは、ＳＡＭにおける初期アドレス
がロードされ、そこからデータが逐次出力ポート３０に
与えられるＳＡＭの対応する半部の記憶場所のアドレス
を生成する。このアドレスは、逐次クロック信号ＳＣＬ
Ｋ３４に応答してタップ・カウンタで増分される。
カウンタ装置即ちタップ・カウンタ１２、１４を有す
る。タップ・カウンタは、ＳＡＭにおける初期アドレス
がロードされ、そこからデータが逐次出力ポート３０に
与えられるＳＡＭの対応する半部の記憶場所のアドレス
を生成する。このアドレスは、逐次クロック信号ＳＣＬ
Ｋ３４に応答してタップ・カウンタで増分される。
【００２６】パイプライン・ラッチ３６は、ＳＡＭ選択
入力３２に接続され、逐次クロック信号ＳＣＬＫ３４か
らクロックされる。
入力３２に接続され、逐次クロック信号ＳＣＬＫ３４か
らクロックされる。
【００２７】ＳＡＭの半部からの出力は、スイッチ１６
を介して逐次出力ポート３０と接続される。スイッチ１
６は、パイプラインＳＡＭ選択線３８の状態に応じてＳ
ＡＭの半部の一方または他方からの出力を逐次出力ポー
トと接続する。スイッチ１６は、パイプラインＳＡＭ選
択線３８の制御下で作動する２対１マルチプレクサであ
る。
を介して逐次出力ポート３０と接続される。スイッチ１
６は、パイプラインＳＡＭ選択線３８の状態に応じてＳ
ＡＭの半部の一方または他方からの出力を逐次出力ポー
トと接続する。スイッチ１６は、パイプラインＳＡＭ選
択線３８の制御下で作動する２対１マルチプレクサであ
る。
【００２８】更に、パイプラインＳＡＭ選択線３８は、
対応するＳＡＭの半部の出力がスイッチ１６により逐次
出力ポート３０と接続される間だけタップ・カウンタに
より生成されたアドレスが増分されるように、２つのタ
ップ・カウンタ１２、１４に対してＡＮＤゲート２６、
２８及びインバータ２７を介して逐次クロック信号ＳＣ
ＬＫ３４でゲートされる。
対応するＳＡＭの半部の出力がスイッチ１６により逐次
出力ポート３０と接続される間だけタップ・カウンタに
より生成されたアドレスが増分されるように、２つのタ
ップ・カウンタ１２、１４に対してＡＮＤゲート２６、
２８及びインバータ２７を介して逐次クロック信号ＳＣ
ＬＫ３４でゲートされる。
【００２９】あるいは、各タップ・カウンタは、それ自
体の外部クロック信号を持ち得る。このことは、タップ
・カウンタ１２、１４がそれ自体のクロック入力ＳＣＬ
ＫＵ、ＳＣＬＫＬを有する図２に示されている。
体の外部クロック信号を持ち得る。このことは、タップ
・カウンタ１２、１４がそれ自体のクロック入力ＳＣＬ
ＫＵ、ＳＣＬＫＬを有する図２に示されている。
【００３０】図３は、直列データ出力、およびＳＡＭ選
択線３２、パイプライン化ＳＡＭ選択線３８および逐次
クロック３４の状態を示すタイミング図である。パイプ
ライン化ＳＡＭ選択線がローである時、ＳＡＭの下半部
からのデータが逐次出力ポートからクロック・アウトさ
れる。パイプライン化ＳＡＭ選択線がハイである時、Ｓ
ＡＭの上半部からのデータが逐次出力ポートからクロッ
ク・アウトされる。
択線３２、パイプライン化ＳＡＭ選択線３８および逐次
クロック３４の状態を示すタイミング図である。パイプ
ライン化ＳＡＭ選択線がローである時、ＳＡＭの下半部
からのデータが逐次出力ポートからクロック・アウトさ
れる。パイプライン化ＳＡＭ選択線がハイである時、Ｓ
ＡＭの上半部からのデータが逐次出力ポートからクロッ
ク・アウトされる。
【００３１】１つの表示層からのデータが、１つの「デ
ータ転送サイクル」を用いてＳＡＭの下半部に対してロ
ードされ、他の表示層からのデータは、第２のデータ転
送サイクルを用いてＳＡＭの上半部にロードされる。図
３に示された事例においては、データが逐次出力ポート
に与えられる逐次アクセス部は、逐次クロックの速度で
変化しつつあり、従ってデータは交互に各層から１ワー
ドずつ取得される。この場合、イメージ層とオーバーレ
イ層の双方が同時に得られるためには、データの１ワー
ドのみが外部でバッファされればよい。
ータ転送サイクル」を用いてＳＡＭの下半部に対してロ
ードされ、他の表示層からのデータは、第２のデータ転
送サイクルを用いてＳＡＭの上半部にロードされる。図
３に示された事例においては、データが逐次出力ポート
に与えられる逐次アクセス部は、逐次クロックの速度で
変化しつつあり、従ってデータは交互に各層から１ワー
ドずつ取得される。この場合、イメージ層とオーバーレ
イ層の双方が同時に得られるためには、データの１ワー
ドのみが外部でバッファされればよい。
【００３２】もしパイプライン・ラッチが含まれなかっ
たならば、ＳＡＭ選択入力３２は図３に示されるパイプ
ラインＳＡＭ選択線３８と同じものである必要がある。
たならば、ＳＡＭ選択入力３２は図３に示されるパイプ
ラインＳＡＭ選択線３８と同じものである必要がある。
【００３３】逐次クロック・サイクル毎にＳＡＭの２つ
の半部間で切換える必要はない。このＶＲＡＭを使用す
るアプリケーションは、適当な時、例えば、要求される
データ速度が各層におけるピクセル当たりのビット数が
異なる場合のように、２つの層に対して異なるならば、
いつでも２つの層間を切換えることができる。
の半部間で切換える必要はない。このＶＲＡＭを使用す
るアプリケーションは、適当な時、例えば、要求される
データ速度が各層におけるピクセル当たりのビット数が
異なる場合のように、２つの層に対して異なるならば、
いつでも２つの層間を切換えることができる。
【００３４】本発明により構成されたＶＲＡＭは、２つ
のタップ・カウンタの作動を一緒にリンクしてタップ・
カウンタ・ロジックからＳＡＭ選択信号を提供すること
により、従来の分割シフト・レジスタＶＲＡＭのように
も作動可能にすることが容易である。
のタップ・カウンタの作動を一緒にリンクしてタップ・
カウンタ・ロジックからＳＡＭ選択信号を提供すること
により、従来の分割シフト・レジスタＶＲＡＭのように
も作動可能にすることが容易である。
【００３５】本発明によるメモリーは、マルチメディア
表示システムにおける表示メモリーとして使用すること
ができ、これは従来のデータ処理システムで使用される
プラグイン・アダプタ・カードの形態にすることができ
る。このようなアダプタは、図４に示される。これは、
２つの層に対するピクセル・データが格納される表示メ
モリー５０を含む。ピクセル・データは、入力ポート４
８を介して更新される。メモリーの逐次出力ポートは、
イメージ層からのピクセル・データを一時的に記憶し、
次いでこれをビデオ生成回路５６へ送るバッファ５４と
接続されている。グラフィックス・オーバーレイ層から
のピクセル・データは、直接ビデオ生成回路５６へ送ら
れる。バッファ５４は、イメージ・データおよびオーバ
ーレイ・データが同時にビデオ生成回路に使用可能であ
るように、イメージ・データの１ワードをバッファす
る。ビデオ生成回路は、ピクセル単位に、イメージ層ま
たはオーバーレイ層のいずれが表示されるかを決定し、
ＣＲＴの如き表示装置に対して出力するのに適したビデ
オ信号を生成し、イメージ・データとオーバーレイ・デ
ータからなる複合イメージを表示することを可能にす
る。
表示システムにおける表示メモリーとして使用すること
ができ、これは従来のデータ処理システムで使用される
プラグイン・アダプタ・カードの形態にすることができ
る。このようなアダプタは、図４に示される。これは、
２つの層に対するピクセル・データが格納される表示メ
モリー５０を含む。ピクセル・データは、入力ポート４
８を介して更新される。メモリーの逐次出力ポートは、
イメージ層からのピクセル・データを一時的に記憶し、
次いでこれをビデオ生成回路５６へ送るバッファ５４と
接続されている。グラフィックス・オーバーレイ層から
のピクセル・データは、直接ビデオ生成回路５６へ送ら
れる。バッファ５４は、イメージ・データおよびオーバ
ーレイ・データが同時にビデオ生成回路に使用可能であ
るように、イメージ・データの１ワードをバッファす
る。ビデオ生成回路は、ピクセル単位に、イメージ層ま
たはオーバーレイ層のいずれが表示されるかを決定し、
ＣＲＴの如き表示装置に対して出力するのに適したビデ
オ信号を生成し、イメージ・データとオーバーレイ・デ
ータからなる複合イメージを表示することを可能にす
る。
【００３６】図５は、表示アダプタ５８を含むマルチメ
ディア表示システムを示す。この表示システムは、特に
マルチメディア・アプリケーション用に適合された従来
のコンピュータ・ワークステーションである。これは、
表示装置６０、中央処理装置６２、システム・メモリー
６４、ディスク記憶装置６６、およびキーボードおよび
マウスの如きユーザ入力装置７０からなる。この表示シ
ステムは、通信アダプタ６８を介してホスト・コンピュ
ータ・システムと接続されている。従って、例えばイメ
ージ・データは、適当なソフトウエアの制御下でホスト
から通信アダプタを介して表示システムへ送ることがで
き、表示メモリーに格納することができる。オーバーレ
イ層は、適当なソフトウエアを用いてワークステーショ
ンで生成することができ、表示メモリーに格納すること
ができる。グラフィックスが重ねられたイメージ層を含
む複合イメージを表示装置上に表示することができる。
ディア表示システムを示す。この表示システムは、特に
マルチメディア・アプリケーション用に適合された従来
のコンピュータ・ワークステーションである。これは、
表示装置６０、中央処理装置６２、システム・メモリー
６４、ディスク記憶装置６６、およびキーボードおよび
マウスの如きユーザ入力装置７０からなる。この表示シ
ステムは、通信アダプタ６８を介してホスト・コンピュ
ータ・システムと接続されている。従って、例えばイメ
ージ・データは、適当なソフトウエアの制御下でホスト
から通信アダプタを介して表示システムへ送ることがで
き、表示メモリーに格納することができる。オーバーレ
イ層は、適当なソフトウエアを用いてワークステーショ
ンで生成することができ、表示メモリーに格納すること
ができる。グラフィックスが重ねられたイメージ層を含
む複合イメージを表示装置上に表示することができる。
【図１】本発明によるＶＲＡＭを示すブロック図であ
る。
る。
【図２】タップ・カウンタに対するクロック信号の別の
構成を示す図である。
構成を示す図である。
【図３】逐次出力ポートに存在するデータおよび逐次ク
ロックおよびＳＡＭ選択線の状態を示すタイミング図で
ある。
ロックおよびＳＡＭ選択線の状態を示すタイミング図で
ある。
【図４】本発明によるマルチメディア表示システムに使
用される表示アダプタを示す概略ブロック図である。
用される表示アダプタを示す概略ブロック図である。
【図５】本発明によるマルチメディア表示システムを示
す概略ブロック図である。
す概略ブロック図である。
１ アドレス／制御ロジック ２ ランダム・アクセス・メモリー（ＲＡＭ）部 ４ 逐次アクセス・メモリー部 ６ 逐次アクセス・メモリー部 ８ 転送ゲート ９ 経路 １０ 転送ゲート １１ 経路 １２ タップ・カウンタ １４ タップ・カウンタ １６ スイッチ ２０ １次ポート ２６ ＡＮＤゲート ２８ ＡＮＤゲート ３０ 逐次出力ポート ３２ ＳＡＭ選択入力 ３４ 逐次クロック信号ＳＣＬＫ ３６ パイプライン・ラッチ ３８ パイプラインＳＡＭ選択線 ４８ 入力ポート ５０ 表示メモリー ５４ バッファ ５６ ビデオ生成回路 ５８ 表示アダプタ ６０ 表示装置 ６２ 中央処理装置 ６４ システム・メモリー ６６ ディスク記憶装置 ７０ ユーザ入力装置
フロントページの続き (72)発明者 ニコラス・デービツド・バトラー イギリス国ハンプシヤー エスオー51・７ ダブリユービー、ロムセイ、カツパーナ ム、ニユーリン・ウオーク 12番地 “ス ペイサイド” (72)発明者 アール・マイケル・ピー・ウエスト アメリカ合衆国05446、バーモント州 コ ルチエスター、キヤリツジ・ウエイ、ユニ ツト 10
Claims (5)
- 【請求項１】 ランダム・アクセス・メモリー部と、 各々が一義的なアドレスと対応する複数の記憶場所を含
む１つ以上の逐次アクセス・メモリー部と、 ランダム・アクセス・メモリー部と逐次アクセス・メモ
リー部を接続して、それらの間で独立的にデータ転送を
実施する転送ゲートと、 逐次出力ポートと、 各々が対応する逐次アクセス・メモリー部のアドレスを
生成し、該アドレスをクロック信号に応答して増分す
る、各逐次アクセス・メモリー部と１つずつ対応する複
数のアドレス・カウンタ手段と、 選択制御信号に応答して、逐次アクセス・メモリー部の
１つを選択して、逐次出力ポートに、対応するアドレス
・カウンタ装置で生成されたアドレスと対応する記憶場
所に格納されたデータを提供する選択手段と、を設けて
なる記憶装置。 - 【請求項２】 対応する逐次アクセス・メモリー部が選
択される時のみ、前記選択手段が１つの逐次クロック入
力を各々のアドレス・カウンタ手段に送る請求項１記載
の記憶装置。 - 【請求項３】 各アドレス・カウンタ手段がそれ自体の
逐次クロック入力を有する請求項１記載の記憶装置。 - 【請求項４】 逐次アクセス・メモリー部の数が２であ
り、選択手段が、選択制御信号に応答して、逐次アクセ
ス・メモリー部の一方または他方からの出力を逐次出力
ポートへ切換えるよう作動可能な手段を含む請求項１記
載の記憶装置。 - 【請求項５】 １つ以上の表示層からなるイメージを表
示するマルチメディア表示システムにおいて、該表示シ
ステムは、上記請求項１に記載される如き記憶装置を含
み、各表示層からのデータは、逐次アクセス・メモリー
部の異なるものから記憶装置の逐次出力ポートに与えら
れ、前記表示システムは、記憶装置の逐次出力ポートに
与えられたデータから、前記表示層からなり表示装置に
対して出力するのに適する複合イメージを表わすビデオ
信号を生成するビデオ生成回路を含むマルチメディア表
示システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB91304420.2 | 1991-05-16 | ||
| EP91304420A EP0513451B1 (en) | 1991-05-16 | 1991-05-16 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127986A true JPH05127986A (ja) | 1993-05-25 |
| JPH0778759B2 JPH0778759B2 (ja) | 1995-08-23 |
Family
ID=8208288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094382A Expired - Lifetime JPH0778759B2 (ja) | 1991-05-16 | 1992-04-14 | 記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5450367A (ja) |
| EP (1) | EP0513451B1 (ja) |
| JP (1) | JPH0778759B2 (ja) |
| DE (1) | DE69126962D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2726934B1 (fr) * | 1994-11-10 | 1997-01-17 | Sgs Thomson Microelectronics | Procede de lecture anticipee de memoire a acces serie et memoire s'y rapportant |
| US5877741A (en) * | 1995-06-07 | 1999-03-02 | Seiko Epson Corporation | System and method for implementing an overlay pathway |
| US5657289A (en) * | 1995-08-30 | 1997-08-12 | Micron Technology, Inc. | Expandable data width SAM for a multiport RAM |
| US6038185A (en) * | 1998-05-12 | 2000-03-14 | Atmel Corporation | Method and apparatus for a serial access memory |
| US7557817B2 (en) * | 2005-08-23 | 2009-07-07 | Seiko Epson Corporation | Method and apparatus for overlaying reduced color resolution images |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314394A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | メモリ装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7512834A (nl) * | 1975-11-03 | 1977-05-05 | Philips Nv | Geheugen met vluchtige informatie opslag en willekeurige toegankelijkheid. |
| JPH0652632B2 (ja) * | 1985-01-23 | 1994-07-06 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
| JPS634493A (ja) * | 1986-06-24 | 1988-01-09 | Mitsubishi Electric Corp | デユアルポ−トメモリ |
| JPH0612616B2 (ja) * | 1986-08-13 | 1994-02-16 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH0612609B2 (ja) * | 1987-03-27 | 1994-02-16 | 株式会社東芝 | 半導体メモリ |
| US4891794A (en) * | 1988-06-20 | 1990-01-02 | Micron Technology, Inc. | Three port random access memory |
| JP3028963B2 (ja) * | 1988-09-21 | 2000-04-04 | 株式会社東芝 | ビデオメモリ装置 |
| ATE127254T1 (de) * | 1988-09-29 | 1995-09-15 | Siemens Ag | Schaltungsanordnung zur durchführen eines on-chip-zeitverschachtelns des zugriffs auf dynamische ram-bausteine. |
| US5001672A (en) * | 1989-05-16 | 1991-03-19 | International Business Machines Corporation | Video ram with external select of active serial access register |
| US5065368A (en) * | 1989-05-16 | 1991-11-12 | International Business Machines Corporation | Video ram double buffer select control |
| US4984214A (en) * | 1989-12-05 | 1991-01-08 | International Business Machines Corporation | Multiplexed serial register architecture for VRAM |
| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
-
1991
- 1991-05-16 DE DE69126962T patent/DE69126962D1/de not_active Expired - Lifetime
- 1991-05-16 EP EP91304420A patent/EP0513451B1/en not_active Expired - Lifetime
-
1992
- 1992-04-14 JP JP4094382A patent/JPH0778759B2/ja not_active Expired - Lifetime
- 1992-05-07 US US07/880,118 patent/US5450367A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314394A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0513451B1 (en) | 1997-07-23 |
| JPH0778759B2 (ja) | 1995-08-23 |
| US5450367A (en) | 1995-09-12 |
| DE69126962D1 (de) | 1997-09-04 |
| EP0513451A1 (en) | 1992-11-19 |
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