JPS6323294A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、記憶回路に関し、特にその転送サイクルの制
御に関する。

（従来の技術） 従来、この種の記憶回路では、１回の転送サイクルで１
行分のデータを転送できるが、複数の記憶回路間にまた
がる転送は不可能であった。

（発明が解決しようとする問題点） 上述した従来の記憶回路では、１回の転送サイクルで１
行分のデータを転送できるが、その際に行アドレス情報
が示す行のデータが列アドレス情報の示す位置から転送
されるので、このような記憶回路をカスケード接続した
場合、転送されるデータが記憶回路間にまたがる場合に
は、必要なデータを得るために１回の転送ではデータが
得られられないという欠点があり、複数回に分けてデー
タ転送をすることが必要になるという欠点があった。

本発明の目的は、１回の転送サイクルで行アドレス情報
が示す行のデータを列アドレス情報の位置から連続して
１行分転送し、且つ、記憶回路間にまたがる１行分のデ
ータを転送できるようにしておき、列アドレス情報の示
す値にかかわらず周期的に転送サイクルを設けることに
よって上記欠点を除去し、１回の転送サイクルで複数記
憶回路間にまたがるデータ転送を実行できるように構成
した記憶回路を提供することにある。

（問題点を解決するための手段） 本発明による記憶回路は、アドレス入力バッファと、行
デコーダおよび列デコーダと、メモリセルアレイと、一
対のトランスファゲートと、一対のデータシフト回路と
、データ合成回路と、データレジスタと、行アドレスラ
ッチ回路と、行アドレスカウントアツプ回路と、シリア
ルデータ入力レジスタとを具備して構成したものである
。

アドレス人力バッファは、マイクロプロセサあるいは他
のデバイスより与えられるアドレス情報を受けて格納す
るためのものである。

行デコーダおよび列デコーダは、いずれもアドレス人力
バッファに接続されていて、行アドレスおよび列アドレ
スを得るためのものである。

メモリセルプレイは、行デコーダおよび列デコーダに接
続されていて、行デコーダおよび列デコーダによって指
定されたアドレスにデータを格納するためのものである
。

一対のトランスファゲートは、メモリセルアレイから読
出されたデータをいったん貯えるためのものである。

一対のデータシフト回路は、一対のトランスファゲート
より送出されたデータを左および右へシフトさせるため
のものである。

データ合成回路は、一対のデータシフト回路より送出さ
れたデータを合成するためのものである。

データレジスタは、データ合成回路より送出されたデー
タを格納するためのものである。

行アドレスラッチ回路は、行アドレスに関するアドレス
情報をラッチするためのものである。

行アドレスカウントアツプ回路は、行アドレスラッチ回
路によってラッチてれた上記アドレス情報をカウントア
ツプして、行デコーダに与えるためのものである。

シリアルデータ入力レジスタ゛は、外部から入力される
シリアルデータを取込み、データレジスタへ送出するた
めのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による記憶回路の一実施例を示すブロ
ック図である。第１図において、ｌはアドレス人力バッ
ファ、２は行デコーダ、３は列デコーダ、４はメモリセ
ルアレイ、５．７はそれぞれトランスファゲート、９は
行アドレスラッチ回路、】０は行アドレスカウントアツ
プ回路、】１゜１２．１８はそれぞれデータシフト回路
、１３はデータ合成回路、１４．１６はそれぞれデータ
レジスタ、１７はシリアルデータ入力レジスタである。

第２図は、第１図に示す記憶回路の動作タイミング波形
を示すタイミングダイヤグラムである。

以下、第１図および第２図に従って動作を説明する。

信号線１０】上の入力信号は外部マイクロプロセサ、あ
るいはその他のデバイスより与えられるアドレス情報で
ある。信号線１０２上の入力信号は外部で作られた行ア
ドレスストローブ信号であシ、この信号は第２図の信号
波形（Ａ）に対応する。信号線】０３上の入力信号は外
部で作られた列アドレスストローブ信号であシ、この信
号は第２図の信号波形（Ｂ）に対応する。

アドレス人力バッファ１は信号線１０１上のアドレス情
報を受ける入力バッファであシ、信号線１０１上のアド
レス情報は信号線１０２上の行アドレスストローブ信号
の立下シエッジで回路の内部に取込まれる。このとき、
信号線】０１上のアドレス情報の状態が行アドレス情報
さして信号線１０４上に送出される。信号線１０】上の
入力信号は信号線１０３上の列アドレスストローブの立
下シエツジで回路の内部に取込まれる。このとき、信号
線１０】上のアドレス情報の状態が列アドレス情報とし
て信号線１０５上に送出される。

信号線１０４上の行アドレス情報と信号線１０５上の列
アドレス情報とは、それぞれ行デコーダ２と列デコーダ
３とによって解読される。これによって、通常はメモリ
セルアレイ２の内部で１ビツトが選択されるが、このと
き、信号線１０６上のデータ転送信号がアクティブであ
るならば、行デコーダ２によって選択されたメモリセル
アレイ４の内部の１行分のデータがトランスファーゲー
トＳに転送される。また、信号線１０４上の行アドレス
情報は信号線１０６上のデータ転送信号の立下シエツジ
で行アドレスラッチ回路９にラッチされる。

ラッチされた行アドレス情報は、行アドレスカウントア
ツプ回路９にラッチされる。ここで、ラッチされた行ア
ドレス情報は行アドレスカウントアツプ回路１０によっ
て、信号線１０２上の次の行アドレスストローブ信号の
立下シェッジで、現在の行アドレス情報に加えてｌだけ
増分され、新しい行アドレス情報きして行デコーダ２に
与えられる。

このとき、行デコーダ２によって選択されたメモリセル
アレイ４の内部の１行分のデータ、すなわち最初に選択
された行の次の１行分のデータが選択される。選択され
た１行分のデータは、上と同様にしてトランスファーゲ
ート７に転送される。

このようＫして転送されたそれぞれ１行分のデータは、
信号線１０Ｂ上の列アドレス情報に従って、データシフ
ト回路１１．１２の内部で必要なビット数だけシフトさ
れる。すなわち、データシフト回路１１では、１行分の
ビット数から列アドレス情報によって示された数を差引
いた分だけ左シフトされる。データシフト回路１２では
信号線１０５上の列アドレス情報によって示された数だ
け右シフトされる。

データ合成回路】３においては、データシフト回路１１
．１２の出力の論理積が求められ、２行分のデータが１
行分のデータとなってデータレジスタ】４に出力される
。ここで得られたデータレジスタ１４の内部の１行分の
データは信号線】０４上の行アドレス情報と信号＆１ｌ
Ｏ９上の列アドレス情報とによって示され、メモリセル
アレイ４上の連続した１行分のデータに同等となる。

データレジスタ１４はシフトレジスタによす構成され、
外部よりａ帰線】０フを介して入力されるシフトクロッ
クによって１ビツトずつシフトされて外部に出力される
。また、信号線】０２上の行アドレスストローブ信号の
立下シエッジで内部に取込まれた信号線】０４上の行ア
ドレス情報がメモリセルアレイ４の最下位の行を示し、
且つ、そのときに信号線１０６上の転送信号がアクティ
ブの場合には、信号線】１１上に行アドレスフル出力信
号が出力される。

信号線１０６上の転送信号がアクティブで、且つ、信号
線１１２上の行アドレスフル入力信号がアクティブのと
きには、メモリセルアレイ４の最上位の１行分のデータ
がトランスファーゲートフに転送される。このようにし
て転送された１行分のデータは、信号線１０５上の列ア
ドレス情報に従って、データシフト回路】５で信号！１
０５上の列アドレス情報によって示される数だけ左シフ
トされ、データレジスタ１６上に出力される。データレ
ジスタ】６はシフトレジスタにより構成され、外部よ＃
）信号線１０７を介して入力されるシフトクロックによ
って１ビツトずつシフトされて外部に出力される。

信号線】】０±のシリアルデータ入力イネーブル信号が
アクティブのときには、信号１０５上の列アドレス情報
により、シリアルデータ入力レジスタ１７のうちの一つ
のレジスタが選択される。

外部から信号線１０ｇを介して入力されるシリアルデー
タは、シリアルデータ入力レジスタ】７を介してデータ
レジスタ１４に入力される。信号線１０８上のシリアル
データ入力はデータレジスタ１４の内部データに続いて
信号線】０７上のシフトクロックによって１ビツトずつ
シフトされて外部に出力される。

本発明による記憶回路を複数個使用して第８図に示すよ
うに接続し、信号線１０９上のシリアルデータ出力を前
段の信号線１０８に接続して前段のシリアルデータ入力
とすると、記憶回路回路間にまたがるデータの転送が可
能となる。

（発明の効果） 以上説明したように本発明は、１回の転送サイクルで行
アドレス情報が示す行のデータを列アドレス情報の示す
位置から連続して１行分転送し、且つ、記憶回路間にま
たがる１行分のデータを転送できるようにしておき、列
アドレス情報の示す値にかかわらず周期的に転送サイク
ルを設けることによって頻繁に転送サイクルを繰返さな
くても記憶回路間で多量のデータを転送することができ
るという効果がある。また、本発明では周期に転送サイ
クルを実行すればよいため、転送サイクルを制御するた
めの外部・・−ドウエアの構成が簡単になるという効果
がある。

【図面の簡単な説明】

第１図は、本発明による記憶回路の一実施例を示すブロ
ック図である。 第２図は、第１図の記憶回路の部分動作を示すタイミン
グダイヤグラムである。 第８図は、第１図の記憶回路を複数個接続して構成した
システムの実例を示すブロック図である。 １・＠Φアドレス入力バツフア ２．３・・のデコーダ ４・Φ・メモリセルアレイ ５．７・・・トランスファゲート ９・佛・行アト°レスラッチ回路 １０・・・行アドレスカウントアツプ回路１１．１２，
１５・・・データシフト回路１３Φ・・データ合成回路 １４．１６＠・−データレジスタ １７・・ｅシリアルデータ入力レジスタ１０１〜１】２
・・・信号線

Claims (1)

【特許請求の範囲】
1. マイクロプロセサあるいは他のデバイスより与えられる
   アドレス情報を受けて格納するためのアドレス入力バツ
   フアと、前記アドレス入力バツフアに接続されていて、
   行アドレスおよび列アドレスを得るための行デコーダお
   よび列デコーダと、前記行デコーダおよび前記列デコー
   ダに接続されていて、前記行デコーダおよび前記列デコ
   ーダによつて指定されたアドレスにデータを格納するた
   めのメモリセルアレイと、前記メモリセルアレイから読
   出されたデータをいつたん貯えるための一対のトランス
   ファゲートと、前記一対のトランスファゲートより送出
   されたデータを左および右へシフトさせるための一対の
   データシフト回路と、前記一対のデータシフト回路より
   送出されたデータを合成するためのデータ合成回路と、
   前記データ合成回路より送出されたデータを格納するた
   めのデータレジスタと、前記行アドレスに関する前記ア
   ドレス情報をラッチするための行アドレスラッチ回路と
   、前記行アドレスラッチ回路によつてラッチされた前記
   アドレス情報をカウントアップして前記行デコーダに与
   えるための行アドレスカウントアップ回路と、外部から
   入力されるシリアルデータを取込み、前記データレジス
   タへ送出するためのシリアルデータ入力レジスタとを具
   備して構成したことを特徴とする記憶回路。