KR920010614A - 메모리 제어회로 - Google Patents

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KR920010614A
KR920010614A KR1019900018106A KR900018106A KR920010614A KR 920010614 A KR920010614 A KR 920010614A KR 1019900018106 A KR1019900018106 A KR 1019900018106A KR 900018106 A KR900018106 A KR 900018106A KR 920010614 A KR920010614 A KR 920010614A
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양균석
Original Assignee
정몽헌
현대전자산업 주식회사
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication

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Abstract

내용 없음.

Description

메모리 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 메모리 제어회로의 개략적인 구성을 나타낸 블럭도,
제3도는 본 발명에 의한 메모리 제어회로의 세부구성도,
제5도는 본 발명에 의한 적용예시도.

Claims (6)

  1. 실행특성이 느린 범용 메모리에 높은 주파수의 소정의 비트워드 단위의 데이타를 입출력시키기 위해 데이타를 분산처리 및 제어하는 메모리 제어회로에 있어서; 어드레시 래치클럭(31) 및 데이타 래치클럭(32)을 출력하는 패러랠 래치 제어수단(21), 래치 종료 신호(33)를 출력하는 패러랠 래치 종료제어수단(232), 상기 패러랠 래치 제어수단(21)에 연결되어 상기 어드레스 래치 클럭(31)의 제어에 따라 소성의 비트 워드 단위로 어드레스가 입력되는 어드레스 패러렐 래치수단(25), 상기 패러랠 래치 종료 제어수단(22)에 연결되어 상기 래치 종료 신호(33)의 제어에 따라 소정의 비트 워드 단위로 데이타가 입력되는 데이타 패럴랠래치수단(26), 상기 패러랠 래치 제어수단(21) 및 패러랠 래치 종료 제어수단(22)과 어드레스 패러랠 래치수단(25)과 데이타 패러랠 래치수단(26)에 연결되어 상기 데이타 래치클럭(32)과 래치 종료 신호(33)의 제어에 따라 어드레스 및 데이타를 저장 및 입출력하는 메모리수단(27), 및 상기 패러랠 래치 제어수단(21)과 메모리 수단(27)에 연결되어 상기 어드레스 래치 클럭(31)의 제어에 따라 출력데이타를 시리얼 전송형태로 변환하는 패러럴-시리얼 변환수단(28)으로 구성되는 것을 특징으로 하는 메모리 제어회로.
  2. 제1항에 있어서, 상기 데이타 패러랠 래치수단(26)의 데이타 입력단에 연결되어 상기 데이타 패러랠 래치 수단(26)이 상기 메모리수단(27)으로 데이타를 읽어내는 동안 입력될 데이타를 지연시켜주는 데이타 지연수단(23)을 부가하는 것을 특징으로 하는 메모리 제어회로.
  3. 제1항에 있어서, 상기 패러랠 제어수단(21) 및 데이타 패러랠 래치수단(26)에 연결되어 상기 어드레스 래치 클럭(31)의 제어에 따라 상기 데이타 패러랠 래치수단(26)이 상기 메모리수단(27)으로 데이타를 입력하는 동안 입력될 데이타 래치클럭을 지연시켜 주는 데이타 래치클럭 지연수단을 부가함을 특징으로 하는 메모리 제어회로.
  4. 제1항에 있어서, 상기 패러랠-시리얼 변환수단(28)은 상기 패러랠 래치 제어수단(21)의 어드레스 래치클럭(31)의 제어에 따라 래러랠 래치된 데이타를 시리얼로 출력하는 오픈접속을 특징으로 하는 메모리 제어회로.
  5. 제1항에 있어서, 상기 어드레스 패러랠 래치수단(25)은 상기 패러랠 래치제어수단(21)의 어드레스 래치클럭(31)의 제어에 따라 시리얼 입력된 데이타를 래치시키는 오픈접속을 특징으로 하는 메모리 제어회로.
  6. 제1항에 있어서, 상기 데이타 패러랠 래치수단(26)은 상기 패러랠 래치레어수단(21)의 어드레스 래치클럭(31)의 제어에 따라 시리얼 입력된 데이타를 패러랠 래치시키는 오픈접속을 특징으로 하는 메모리 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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