JPS61167239A - デ−タ速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ系列の速度変換回路に係り、特に６４　
Ｋ　ｂ　／！ｌのデータ系列を８ビツトずつ１．５４４
Ｍｂ／ｓ　、　２．０４’８　Ｍｂ／ｓのいずれかの速
度へ変換することができるデータ速度変換回路に関する
ものである。

〔従来の技術〕

従来のデータ速度変換回路の一例を第７図に示し説明す
ると、図において、１は８ビツトのシフトレジスタから
なり、シリアルに入力した６４Ｋｂ／ａの入力データＡ
を６４ＫＨｚクロツクＣの論理を逆にした６　４　Ｋ　
ｂ　／ｓ入カデータ読み込みクロックＧｌいて８ビツト
のパラレルデータに変換するシリアル・パラレル変換回
路、２はこのシリアル・パラレル変換回路１からの８ビ
ツトのデータを８　ＫＨｚクロックＢの位相で保持する
ための８ビツトのラッチ回路からなるパラレル・パラレ
ル変換回路、３は８　ＫＨｚクロックＢと高速側での位
相を決める同期信号りとの位相を比較した後のラッチ信
号Ｈで８ビツトの信号をラッチするラッチ回路からなる
パラレル・パラレル変換回路、４は外部から供給される
８ＫＨｚクロツクＢ　、６４ＫＨｚクロツクＣおよび同
期信号り、高速側のクロックＥを入力とし、６４Ｋｂ／
ｓ入カデータ読み込みクロックＧ、ラッチ信号Ｈおよび
多重化信号Ｊ、に、Ｌの各種制御用信号をつくる制御信
号発生回路、５はこれら各多重化信号Ｊ、に、Ｌによっ
て制御され８ビツトの信号を多重してパラレル信号をシ
リアル信号に変換し、出力信号Ｆを得るパラレル・シリ
アル変換回路である。

第８図は上記制御信号発生回路４の一例を示す回路図で
、８ＫＨｚクロツクＢと同期信号りとの位相比較を行い
同期信号りとカウンタ４−３の出力信号のいずれかを選
択してラッチ信号Ｈを作成する位相比較回路４−１と、
高速側のクロックＥを８分周して多重化のための制御信
号（多重化信号）Ｊ、に、Ｌを作成する多重化制御信号
発生回路４−２と、同期信号りおよび高速側のクロック
Ｅを入力としそのクロックＥを計数するカウンタ４−３
から構成されている。

第９図は第７図におけるパラレル・シリアル変換回路５
の一例を示す回路図で、各制御端子Ｓにそれぞれ供給さ
れる各多重化信号Ｊ、に、Ｌがそれぞれ％０１のときＡ
側の信号が出力Ｙに現われ、各多重化信号Ｊ、に、Ｌが
それぞれ気１〃のときＢ側の信号が出力Ｙに現われる２
−１選択回路５−１〜５−７によって構成されている。

そして、　この２−１選択回路５−１．５−２の各出力
ＹをそれぞれＢ側、Ａ側に入力とする２−１選択回路５
−５の出力Ｙと、２−１選択回路５−３．５−４の各出
力ＹをそれぞれＢ側、Ａ側に入力とする２−１選択回路
５−６の出力ＹとをそれぞれＢ側、Ａ側に入力とする２
−１選択回路５−７の出力Ｙが出力信号Ｆとして送出さ
れるように構成されている。

第１０図は第７図の動作説明に供するタイムチャートで
、（１）は外部から供給される同期信号りを示したもの
であシ、（ｂ）は外部から供給される高速側のクロック
Ｅ　、　（ｅ）　、　（ｄ）　、　（ｅ）はそれぞれ各
多重化信号ｙ　、　Ｋ　、Ｌ　、（’）は出力信号Ｆを
それぞれ示したものである。なお、（ｂ）に示す高速側
のクロックＥにおける０）はクロックを１ビツト抜いた
状態を示す。

そして、この第１０図から明らかなように、（ｃ）。

（ｄ）　＃　（ｅ）に示す各多重化信号Ｊ、に、Ｌの制
御信号が入ることにより、（−）に示す同期信号りのと
ころから（ｆ）に示す出力信号Ｆとして８ビツトデータ
が並んで出力される。

〔発明が解決しようとする問題点〕

上述した従来のデータ速度変換回路は、高速側のクロッ
クＥを８分周して多重化のための制御信号（多重化信号
）Ｊ、に、Ｌを作成しているので、同期信号りの−・周
期中にあるクロックＥの数が８の整数倍でなく−Ｃはな
らない。

例えば、２．０４ＭＨｚのクロックでは６４Ｋｂ／ｓの
８ビツト分の８に中には２５６個のクロックがあり、８
の整数倍となっているが、１．５４４ＭＨｚのクロック
では８に中には１９３個のクロックがあり、８の整数倍
にならないために、１個クロックをつぶす必要がある。

したがって、高速側のクロックＥが違う場合には、８の
整数倍にするための切替が必要になシ、回路の構成が複
雑になってしまうという問題点があった。

〔問題点を解決するための手段〕

本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、高速側のクロックＥの周波数に
関係々く、同期信号りの位置から８ビツトの速度変換さ
れた出力信号Ｆを得ることができるデータ速度変換回路
を提供するにある。

このような目的を達成するため、本発明は、同期信号で
クリアされたカウンタの値を所定の値で止めてロード信
号を発生する回路と、この回路からのロード信号によっ
て制御される２−１選択回路と、この２−１選択回路に
縦続接続されたラッチ回路によって構成されるパラレル
・シリアル変換回路とを備えてなるようにしたものであ
る。

〔作用〕 外部からの同期信号りと外部からの高速側のクロックＥ
を用いてロード信号を作成するロード信号発生回路によ
って、上記同期信号りでクリアされたカウンタを上記ク
ロックＥでカウントアツプし、カウンタの計数値が所定
の値、例えば、１９２になったところでカウンタを止め
、それをデコードしてロード信号Ｉを作成する。そして
、８ビツトの信号をシリアルの出力信号Ｆに変換するパ
ラレル・シリアル変換回路においては、パラレルの信号
をシリアルの信号にするためのロード信号Ｉが′Ｏ“の
とき２−１選択回路でＡ側の信号が出力Ｙに現われ、ロ
ード信号Ｉが一１〃のとき２−１選択回路でＢ側の信号
が出力Ｙに現われる。また、この２−１選択回路の出力
Ｙからの信号をデータ入力とするラッチ回路においては
、外部からの高速側のクロックＥをクロック入力としＱ
出力を２−１選択回路のＢ側の入力信号とする。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるデータ速度変換回路の一実施例を
示すブロック図である。

この第１図において第７図と同一符号のもの相当部分を
示し、１１ｒｉシリアルに入力した６４Ｋｂ／協の庸−
タＡを６４Ｋ）Ｉｉミクロツクの論理を逆にした６　４
　Ｋ　ｂ　／ｓ入カデータ読み込みクロックＧヲ用いて
８ビツトのパラレルデータに変換する８ビツトのシフト
レジスタからなるシリアル１１　パラレル変換回路、１
２はこのシリアル・パラレル変換回路１１からの８ビツ
トのデータを８　ＫＨｚクロックＢの位相で保持するた
めの８ビツトのラッチ回路から々るパラレル・パラレル
変換回路、１３は８ＫＨｚクロツクＢと高速側での位相
を決める同期信号りとの位相比較した後のラッチ信号Ｈ
で８ビツトの信号をランチするラッチ回路からなるパラ
レル拳パラレル変換回路で、これらはそれぞれ第７図に
おけるシリアル・パラレル変換回路１とパラレル・パラ
レル変換回路２．３に相当する。

１４は外部からの８　ＫＨｚクロックＢ、６４ＫＨｚク
ロツクＣおよび同期信号り、高圧側のクロックＥを入力
とし、各種の制御信号Ｇ、Ｈ，Ｉを発生する制御信号発
生回路で、後述する第４図に示すように構成されている
。１５はパラレル・パラレル変換回路１３の出力を入力
とし制御信号発生回路１４からの制御信号■（ロード信
号）によって制御され８ビツトの信号をシリアルの出力
信号Ｆに変換するパラレル・シリアル変換回路で、後述
する第５図に示すように構成されている。

そして、制御信号発生回路１４からの各種制御信号Ｇ、
Ｈ，Ｉはそれぞれシリアル・パラレル変換回路１１とパ
ラレル・シリアル変換回路１３およびパラレル・シリア
ル変換回路１５に供給され、ｔた、８ＫＨｚクロツクＢ
はパラレル・パラレル変換回路１２に供給されるように
構成されている。

第２図および第３図はそれぞれ第１図におけるシリアル
拳パラレル変換回路１１およびパラレル・パラレル変換
回路１２または１３の一例を示す回路図である。

そして、このｔＩＸｚ図に示すシリアル・パラレル変換
回路１１は、６４　Ｋ　ｂ　／ａ入カデータＡを入力端
子ＩＮに入力とし６４Ｋｂ／ｓ入カデータ読み込みクロ
ックＧをクロック端子ＣＬＫに入力とし、８ビツトの信
号Ｑム、Ｑｓ・・・・・・Ｑ４を送出するように構成さ
れ、まだ、第３図にパラレル・パラレル変換回路１２（
１３）は、８ビツトの信号を入力端子ＩＤ、２Ｄ・・・
・・・８Ｄに入力し、８ＫＨｚクロツクＢまたはラッチ
信号Ｈをクロック端子ＣＬＫに入力し、８ビツトの信号
ＩＱ、２Ｑ・・・・・・８Ｑを送出するように構成され
ている。

つぎにこの第１図に示す実施例の動作を第４図。

第５図を参照して説明する。

まず、第４図は各種制御信号Ｇ、Ｈ，Ｉを発生する制御
信号発生回路１４の一例を示す回路図である。

この第４図において、１４−１は８ＫＨｚクロツクＢと
同期信号りとの位相比較を行い、同期信号りとロード信
号発生回路１４−２の出力信号の何れかを選択してラッ
チ信号Ｈを作成する回路である。

そして、１４−２は同期信号りと高速側のクロックＥを
用いてロード信号■を作成するロード信号発生回路で、
同期信号りでクリアされたカウンタ（図示せず）を高速
側のクロックＥでカウントアツプし、カウントがある所
定の値、例えば、１９２になったところでカウンタを止
め、それをデコードしてロード信号■を作成する。

つぎに、第５図は８ビツトのパラレル信号をシリアルの
出力信号Ｆに変換するパラレル・シリアル変換回路１５
の一例を示す回路図である。

この第５図において、パラレル・シリアル変換回路１５
は、縦続接続されたラッチ回路１５−１゜１５−３．１
５−５．１５−７．１５−９．１５−１１．１５−１３
゜１５−１５および２−１選択回路１５−２．１５−４
．１５−６　、１５−８　、１５−１０　、１５−１２
　、１５−１４によって構成されている。

そして、この各２−１選択回路１５−２　、１５−４・
・・１５−１４の各制御端子Ｓに供給されるロード信号
工が気０〃のとき２−１選択回路でＡ側の信号が出力Ｙ
に現われ、ロード信号が気１＃のとき２−１選択回路で
Ｂ側の信号が出力Ｙに現われる。

一方、情報を取）込んでそれを保持するラッチ回路１５
−１　、１５−３・・・１５−１５においては、外部よ
シの高速側のクロックＥをクロック端子ＣＫに入力とし
データ端子りに入力されるデータ入力を端子Ｑよシ送出
し、この各ラッチ回路１５−１．１５−３・・・１５−
１３の各端子Ｑからの出力をそれぞれ２−１選択回路１
５−２　、１５−４・・・１５−１４のＢ側に送出し、
縦続接続された最終のラッチ回路１５−１５の端子Ｑか
らシリアルな出力信号Ｆが得られる。

第６図は第１図の動作説明に供するタイムチャートで、
（ｃ）に示すロード信号Ｉが入ることにより、（、）に
示す同期信号りのところから８ビツトのデータが並んで
（ｄ）に示す出力信号Ｆとして出力される。

なお、この第６図において、（ｂ）に示すＥは外部から
供給される高速側のクロックを示す。

〔発明の効果〕

以上説明したように、本発明によれば、複雑な手段を用
いることなく、制御信号発生回路のロード信号発生回路
内部でカウンタをある所定の値、例えば、１９２の値で
止め、それをデコードしてロード信号を作成し、このロ
ード信号によって制御される２−１選択回路とこの２−
１選択回路に縦続接続されたラッチ回路によってパラレ
ル・シリアル変換回路を形成する簡単な構成によって、
高速側のクロックの周波数に関係なく、同期信号の位置
から８ビツトの速度変換された出力信号を得ることがで
きるので、実用上の効果は極めて大である。

【図面の簡単な説明】

第１図は本発明によるデータ速度変換回路の一実施例を
示すブロック図、第２図および第３図はそれぞれ第１図
におけるシリアル・パラレル変換回路およびパラレル・
パラレル変換回路の各−例を示す構成図、第４図および
第５図はそれぞれ本発明に用いる制御信号発生回路およ
びパラレル拳シリアル変換回路の各−例を示す回路図、
第６図は第１図の動作説明に供するタイムチャート、第
７図は従来のデータ速度変換回路の一例を示すブロック
図、第８図および第９図は第７図における制御信号発生
回路およびパラレル・シリアル変換回路に係る部分を抽
出して示した構成図、第１０図は第７図の動作説明に供
すゐタイムチャートである。 １１・・・・シリアル・パラレル変換回路、１２゜１３
・・・リパラレルーパラレル変換回路、１４・−・・制
御信号発生回路、１４−１・噂・・位相比較回路、１４
−２・・−−ロード信号発生回路、１５・・・・パラレ
ル・シリアル変換回路、１５−１．１５−３・・・１５
−１５・拳・・ラッチ回路、１５−２゜１５−４・・・
１５−１４・・−・２−１選択回路。 く　　　　　　　０ 口」　　　　Ｑ Ｌ　　　　　Ｏ田 く　　　　　　　　　　　　の　０ ＯＬＬｌ　　　　　″Ｉ　　と　　」　　匡第８図 第９図 平昆−

Claims (1)

【特許請求の範囲】
1. 同期信号でクリアされたカウンタの値を所定の値で止め
   てロード信号を発生する回路と、この回路からのロード
   信号によつて制御される２−１選択回路とこの２−１選
   択回路に縦続接続されたラッチ回路によつて構成される
   パラレル・シリアル変換回路とを備えてなることを特徴
   とするデータ速度変換回路。