KR100281688B1 - 가변식 딜레이 체인 장치 - Google Patents

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KR100281688B1
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Abstract

마이크로프로세서의 내부클럭 생성기 및 클럭 파형의 위상이나 듀티 사이클의 정밀 제어용 또는 파형의 엣지 얼라인먼트 제어용 및 PLL의 위상 제어용에 활용하는 딜레이 체인 회로에 있어서, 종래의 방식은 개별 게이트들의 지연 특성을 이용하여 이들 게이트를 체인으로 연결, 필요한 만큼의 지연시간을 생성하였다. 이와 같은 방식은 고정식이므로 어떤 시스템을 설계 할 때마다 그 시스템에 알맞은 지연 회로를 그때그때 새로이 설계해야하는 불편함이 있었다. 본 발명은 이와 같은 딜레이 체인에 대하여 미세조정과 광역조정 기능을 부가하여 지연시간을 가변 할 수 있도록 구현 한 것이며, 소자 제조기술에 따른 개별 소자의 지연 특성 차이에 무관하게 집적회로 외부에서 사용자가 필요한 만큼의 지연 시간을 임의로 설정 할 수 있는 특징이 있다.

Description

가변식 딜레이 체인 장치 (Variable Delay Chain Apparatus)
본 발명은 마이크로프로세서의 내부클럭 생성기, 클럭 파형의 위상이나 듀티 사이클의 정밀 제어용, 파형의 엣지 얼라인먼트 제어용, 및 PLL의 위상 제어용에 유용한 딜레이 체인 회로에 관한 것으로서, 특히 미세 조정과 광역 조정 기능을 부가하여 지연 시간(delay time)을 가변시킬 수 있는 가변 딜레이 체인 장치에 관한 것이다.
전자회로에 있어서 딜레이 체인이란 어떤 신호의 통과 시간을 지연시키기 위하여, 여러 개의 게이트들을 직렬로 연결한 것으로서, 종래의 딜레이 체인은 도 1에 나타낸 것과 같이, 게이트 소자들의 입력과 출력들을 접속, 직렬로 연결하였다.
딜레이 체인에 사용하는 게이트는 AND, NAND, OR, NOR, 버퍼, 인버터 등이 사용될 수 있으며 통상적으로 버퍼나 인버터를 사용하여 구현하는 경우가 많다. 이러한 딜레이 체인은 마이크로프로세서의 내부클럭 생성기, 클럭 파형의 위상이나 듀티 사이클의 정밀 제어용, 파형의 엣지 얼라인먼트 제어용, 또는 PLL의 위상 제어용에 활용되고 있다.
종래의 딜레이 체인 회로의 접속 방식은 개별 게이트들의 지연 특성을 이용하여 얻고자하는 지연시간에 맞추어서 적합한 게이트 수를 산출해서 이들 게이트를 체인으로 연결한 후 필요한 만큼의 지연시간을 출력하였다. 그러나, 이와 같은 방식은 고정식이므로 어떤 시스템을 설계 할 때마다 그 시스템에 알맞은 지연 회로를 그때그때 새로이 설계해야하는 불편함이 있었다.
또한, 집적회로 소자 제조회사의 디자인 룰이나 공정기술에 따라서 같은 게이트 소자라도 그 지연 특성이 제조할 때마다 약간씩 차이가 나며, 서브 마이크론 이하로 갈수록 소자의 딜레이 특성이 비 선형적으로 나타나므로 정확하게 설계하기도 힘들다.
예를 들면, 5 ㎱의 지연시간을 얻는데 0.8 마이크로 디자인 룰로 딜레이 체인을 만든다면, 종래의 5 ㎱ 딜레이 체인의 구성을 도시한 도 1에 도시한 바와 같이, 인버터 10 개를 직렬로 연결하면 얻을 수 있다. 또한, 10 나노 세크의 지연시간을 얻으려면 도 2에 도시한 바와 같이, 인버터 20 개를 직렬로 연결하면 얻을 수 있다. 이들은 모두 선형 딜레이 특성을 나타낸다.
그러나, 0.5 마이크로 디자인 룰로 딜레이 체인을 만든다면, 인버터 23개 정도를 직렬로 연결해야 얻을 수 있으며, 0.25 마이크로 디자인 룰로 딜레이 체인을 만든다면, 25개 정도의 인버터를 연결해야 하는 등 비 선형적 딜레이 특성을 나타내므로 정밀한 딜레이 체인을 설계하기가 쉽지 않다.
본 발명은 이러한 기술적 배경하에서 안출된 것으로서, 그 목적은 소자 제조기술에 따른 개별 소자의 지연 특성 차이에 무관하게 사용자가 원하는 지연 시간을 정밀하게 임의로 설정할 수 있는 가변식 딜레이 체인 장치를 제공하는데 있다.
도 1은 종래 기술에 의한 5 나노 세크 딜레이 체인의 구성도,
도 2는 종래 다른 기술에 의한 10 나노 세크 딜레이 체인의 구성도,
도 3은 본 발명의 일 실시예에 의한 가변식 딜레이 체인의 블록도,
도 4는 도 3의 광역 딜레이 체인의 상세도,
도 5는 도 3의 광역 선택기의 상세도,
도 6은 도 3에서의 버퍼 1개의 구성도,
도 7은 도 3의 미세 딜레이 체인의 상세도,
도 8은 도 3의 미세 선택기의 상세도,
도 9는 도 3의 광역 조절부의 상세도,
도 10은 도 3의 미세 조절부의 상세도,
도 11은 도 9의 광역 조절기와 도 10의 미세 조절기의 진리치표,
도 12는 본 발명의 다른 실시예에 따른 가변식 딜레이 체인의 블록도,
도 13은 도 12에서의 입력신호 저장기의 진리치 표이다.
* 도면의 주요부분에 대한 부호의 설명
101 ; 광역 딜레이 체인 102 ; 광역 선택기
201 ; 미세 딜레이 체인 202 ; 미세 선택기
300 ; 광역 조절부 400 ; 미세 조절부
500 ; 제어 입력 저장부
SS1, SS2 ; 제1 및 제2 선택신호
DO1, DO2 ; 1차 및 2차 지연출력
상기 목적을 달성하기 위한 본 발명에 의하면, 외부에서 인가되는 지연 대상 신호 입력에서 인입되는 신호를 연쇄 연결된 지연소자의 개수에 상응하는 지연 시간만큼 지연시키기 위한 광역 딜레이 체인과, 상기 광역 딜레이 체인의 출력 선들 가운데 1개만 선택하여 1차 지연출력으로 출력시키는 광역 선택기를 구비한 광역 딜레이부; 상기 광역 딜레이부에서 출력된 지연신호를 직렬 연결된 지연소자의 개수에 상응하는 작은 지연 시간만큼 지연시기키 위한 미세 딜레이 체인과, 상기 미세 딜레이 체인의 출력 선들 가운데 1개만 선택하여 2차 지연 출력으로 출력시키는 미세 선택기를 구비한 미세 딜레이부; 큰 간격의 지연 시간을 설정하는 광역 제어입력에 의해 상기 광역 선택기의 논리 게이트들 중의 하나를 이네이블(enable) 시키기 위한 제1 선택신호를 출력시키는 광역 조절부; 및 작은 간격의 지연 시간을 설정하는 미세 제어입력에 의해 상기 미세 선택기의 논리 게이트들 중의 하나를 이네이블 시키는 제2 선택신호를 출력하는 미세 조절부를 포함하여 구성됨을 특징으로 하는 가변식 딜레이 체인장치가 제공된다.
바람직하게, 상기 광역 딜레이 체인은, 지연소자인 버퍼를 10개씩 직렬 연결하고, 이 연결 묶음 9조를 연쇄 연결하여 1개 지연소자의 1배부터 100배까지 지연시키며, 상기 직렬 연결 묶음의 각 끝단에서 출력을 각각 인출하여 이 인출선들을 상기 광역 선택기로 입력되는 것을 특징으로 한다.
또한, 상기 광역 선택기는, 그 일측 입력들이 D00 부터 D90 까지의 각 인출선에 연결되고, 타측 입력 10개는 제1 선택신호에 연결되는 2-입력 AND 게이트 10개와, 상기 2-입력 AND 게이트의 각 출력들은 이들의 각 입력에 연결되는 5-입력 OR 게이트 2 개; 및 상기 5-입력 OR 게이트들의 출력 2개가 입력되고, 이의 출력은 1차 지연출력선으로 연결되는 2-입력 OR 게이트를 포함하며, 상기 제1 선택신호의 제어에 의해 D00 부터 D90 까지의 선 중에 1개만 선택하여 출력시키는 것을 특징으로 한다.
또한, 상기 미세 딜레이부의 미세 딜레이 체인은, 버퍼를 1개씩 연쇄 연결하고, 이들 버퍼와 버퍼와의 사이에서 출력을 인출, D0 부터 D9 까지의 선을 상기 미세 선택기의 입력측에 연결하고, 인입되는 지연 신호를 버퍼 1개가 갖는 고유의 지연 시간만큼 지연시키고 연쇄 연결의 끝단으로 갈수록 더 많이 지연시키는 것을 특징으로 한다.
보다 바람직하게, 상기 미세 선택기는, 그 일측 입력들이 D0 부터 D9 까지의 각 인출선에 연결되고, 타측 입력 10개는 제2 선택신호에 연결되는 2-입력 AND 게이트 10개; 상기 2-입력 AND 게이트의 각 출력들은 이들의 각 입력에 연결되는 5-입력 OR 게이트 2 개; 및 상기 5-입력 OR 게이트들의 출력 2개가 입력되고, 이의 출력은 상기 2차 지연출력으로 연결되는 2-입력 OR 게이트를 구비하는 것을 특징으로 한다.
또한, 상기 광역 조절부는, 큰 간격의 지연 시간을 설정하는 4개의 광역 제어 입력부, 및 디코더(decoder)와, 이 디코더의 출력 단자 10개에 각각 연결된 인버터를 구비한 논리회로로 구성되며, 상기 광역 조절기의 출력들을 제1 선택신호의 버스 라인에 연결하며, 상기 미세 조절부는, 작은 간격의 지연 시간을 설정하는 4개의 미세 제어 입력부, 및 디코더(decoder)와, 이 디코더의 출력 단자 10개에 각각 연결된 인버터를 구비한 논리회로로 구성된 미세 조절기를 포함하여, 상기 미세 조절기의 출력들을 제2 선택신호의 버스 라인에 연결하여 상기 미세 선택기내의 AND 게이트들 중의 하나를 이네이블 시키는 것을 특징으로 한다.
바람직하게, 상기 광역 제어입력과 상기 광역 조절부와의 사이 및 상기 미세 제어입력과 상기 미세 조절부와의 사이에 형성되어, 상기 광역 제어입력과 미세 제어입력의 설정 값을 저장하기 위한 제어입력 저장부를 더 포함하며,
상기 제어입력 저장부는, 상기 광역 제어입력 4개와, 미세 제어입력 4개와, 클럭입력부(CP), 아웃 이네이블(OE) 입력부 및 8개의 출력단자를 갖는 옥탈 디 플립 플롭(Octal D Flip Flop)의 논리회로로 이루어진 입력신호 저장기를 구비하며, 상기 출력단자를 4개씩 분리하여 그 하나는 상기 광역 조절기의 입력측에 연결하고, 다른 하나는 상기 미세 조절기의 입력측에 연결하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명하면 다음과 같다.
(1) 본 발명의 구성에 대한 간략한 설명:
본 발명의 일 실시예에 따른 가변식 딜레이 체인장치를 개략적으로 도시한 도 3의 블록도를 참조하여 본 발명의 구성을 간략히 설명한다.
도 3에서, 지연 대상 신호 입력(1)과 광역 제어입력(2)-(5) 4종 및 미세제어입력(6)-(9) 4종은 외부에서 인가하는 것으로 간주한다. 본 발명은 광역 딜레이 체인(101)과 광역 선택기(102)를 구비한 광역 딜레이부(100)와, 미세 딜레이 체인(201)과 미세 선택기(202)를 구비한 미세 딜레이부(200)와, 광역 조절기(301)를 구비한 광역 조절부(300)와, 미세 조절기(401)를 구비한 미세 조절부(400)로 구성하며, 최종 출력은 미세 선택기(202)의 출력으로서, 도 3의 2차 지연출력(DO2)으로 출력한다.
본 발명에서, "광역"으로 명명한 것은 영어로 표현하면 "Coarse"를 의미한 것으로써, 지연소자 10개씩을 한 묶음으로 해서 100개를 직렬 연결하여 "큰 지연시간"을 얻어내는 부분을 나타낸 것이며, "미세"로 명명한 것은 영어로 표현하면 "Fine"을 의미한 것으로써, 지연소자 1개 부터 10개 까지 에서 얻어낼 수 있는 "작은 지연시간"을 나타낸 것이다. 또한 "지연" 과 "딜레이"는 동일한 용어로써, "늦어지는 것"을 의미하며, 설명의 편의상 혼용하기로 한다.
(2) 도 3을 참조한 본 발명의 작용에 대한 간략한 설명:
가변식 딜레이 체인 장치는 광역제어입력(2)-(5) 4종 및 미세제어입력(6)-(9) 4종으로 딜레이 소자의 개수를 설정한다. 이 후에 지연 대상 신호 입력(1)이 인가되면 광역 딜레이 체인(101)을 거치면서 1개 지연소자의 1배부터 100배까지 지연되고, 광역 선택기(102)에서 이 중에서 한가지를 선택하는 작용을 하여, 1차 지연 출력(DO1) 신호를 출력한다. 이 신호는 미세 딜레이 체인(201)을 거치면서 1개 지연소자의 1배부터 10배까지 지연되고, 미세 선택기(202)에서 이 중에서 한가지를 선택하는 작용을 하고 2차 지연 출력(DO2)으로 최종 지연 신호를 출력하는 작용을 한다.
상기에서 "10배" 또는 "100배"등 10 진수로 한 것은 세부 블록들을 구성하는 것에 따라서 "16배" 또는 "160배"등 16 진수로 할 수도 있으며, 본 발명의 방식에 변화가 없는 것으로써 별도로 명기하지 않아도 동일한 개념으로 본다.
또한, 광역 선택기(102)와 미세 선택기(202)가 갖게되는 지연특성은 일정한 값이므로 본 발명에서 다루게되는 지연 시간에서 무시하기로 한다.
이제부터, 본 발명에 의한 가변형 딜레이 체인 장치의 블록별 구성 및 작용에 대하여 상술하기로 한다.
(3) 광역 딜레이부(100)의 구성 및 작용에 대한 상술
광역 딜레이부(100)는 도 4에 도시한 바와 같이, 광역 딜레이 체인(101)과 광역 선택기(102)로 구성된다.
상기 광역 딜레이 체인(101)은 버퍼 또는 인버터 두 개를 한 쌍으로 구성한 버퍼를 10개씩 연쇄 연결하고, 이 연쇄 연결 묶음 9조를 연쇄 연결하며 각 연쇄 연결 묶음의 끝단에서 출력을 인출, D00 부터 D90 까지의 선을 광역선택기(102)의 입력측에 연결한다. 광역 딜레이 체인(101)은 지연 대상 신호 입력(1)에서 인입되는 신호를 버퍼 10개가 갖는 고유의 지연 시간만큼 지연시키고 연쇄 연결의 끝단으로 갈수록 더 많이 지연시키는 작용을 한다.
한편, 도 5를 참조하면, 상기 광역선택기(102)는 2-입력 AND 게이트 10개와 5-입력 OR 게이트 2 개와 2-입력 OR 게이트 1 개로 구성된다. 상기 2-입력 AND 게이트의 일측 입력들은 D00 부터 D90 까지의 선에 연결하고 나머지 일측 입력 10개는 제1 선택신호(SS1)에 연결하고, 상기 2-입력 AND 게이트의 출력들은 5-입력 OR 게이트 2 개의 각 입력에 연결하며, 이것의 출력 2개는 2-입력 OR 게이트의 각 입력측에 연결하며 2-입력 OR 게이트의 출력은 1차 지연 출력(DO1) 선으로 연결한다. 이 광역선택기(102)는 상기 제1 선택신호(SS1)의 제어에 의해 D00 부터 D90 까지의 선 중에 1개만 선택하여 출력하는 작용을 한다.
도 6은 지연 또는 딜레이 소자인 버퍼 1개의 구성도로서, 상기 버퍼는 인버터 2개를 한 쌍으로 연결될 수도 있다.
(4) 미세 딜레이부(200)의 구성 및 작용에 대한 상술
미세 딜레이부(200)는 도 3 및 도 7에 도시한 바와 같이, 미세 딜레이 체인(201)과 미세 선택기(202)로 구성된다.
도 7을 참조하면, 미세 딜레이 체인(201)은 버퍼 또는 인버터 두 개를 한 쌍으로 구성한 버퍼를 1개씩 연쇄 연결하고, 각 연결의 중간에서 출력을 인출, D0 부터 D9 까지의 선을 미세 선택기(202)의 입력측에 연결한다. 상기 미세 딜레이 체인(201)은 1차 지연출력(DO1) 선을 지연 대상 신호 입력(2)에 입력하고, 인입되는 이 신호를 버퍼 1개가 갖는 고유의 지연 시간만큼 지연시키고, 연쇄 연결의 끝단으로 갈수록 더 많이 지연시키는 작용을 한다.
도 8을 참조하면, 상기 미세 선택기(202)는 2-입력 AND 게이트 10개와, 5-입력 OR 게이트 2 개와, 2-입력 OR 게이트 1 개로 구성된다. 상기 2-입력 AND 게이트의 일측 입력들은 D0 부터 D9 까지의 선에 연결하고 나머지 일측 입력 10개는 제2 선택신호(SS2)에 연결하고 2-입력 AND 게이트의 출력들은 5-입력 OR 게이트 2 개의 각 입력에 연결하며 이것의 출력 2개는 2-입력 OR 게이트의 각 입력측에 연결하며 2-입력 OR 게이트의 출력은 2차 지연 출력(DO2) 단자에 연결한다. 이 미세 선택기(202)는 제2 선택신호(SS2)의 제어에 의해 D0 부터 D9 까지의 선중에 1개만 선택하여 출력하는 작용을 한다.
(5) 광역 조절부(300)의 구성 및 작용에 대한 상술
광역 조절부(300)는 도 9에 도시한 바와 같이, 광역 제어 입력(2) 부터 광역 제어 입력(5) 까지와 광역 조절기(301)로 구성한다. 제어 입력 4개는 광역 조절기(301)의 입력측에 연결한다. 이들의 제어 입력은 큰 간격의 지연 시간을 설정하는 신호로 작용한다.
상기 광역 조절기(301)는 상용의 74LS42와 같은 BCD-TO-DECIMAL DECODER(이하, 디코더 로 표기함)의 출력 단자 10개에 인버터 1개씩을 붙여서 제 11도와 같은 진리치표 값을 출력할 수 있는 논리회로로 구성하고, (41)부터 (50) 까지의 출력을 제1 선택신호(SS1) 버스 라인에 연결한다. 이 광역 조절기(301)는 광역 선택기(102) 내에 있는 AND 게이트들 중의 하나를 이네이블 시키는 작용을 한다.
다음은 상술한 구성을 갖는 광역 조절부(300)의 동작을 도 11의 진리치 표를 참조하여 설명한다.
도 11의 순번 1과 같은 제어입력 신호가 광역 조절기(301)에 입력되면, 광역 조절기(301)는 도 11의 출력 단자측의 순번 1 행에 있는 신호를 출력하며, (31)번 선또는 41번 선만 "1"이 되고 나머지는 전부 "0"을 유지한다. 이 (31)번 선은 제1 선택신호(SS1) 버스를 거쳐서 광역 선택기(102) 내에 있는 AND 게이트들 중에서 D00 선이 연결된 AND 게이트의 나머지 일측 입력에 접속되며, 이 AND 게이트를 이네이블(enable) 시켜서 D00 선의 신호가 1차 지연 출력(DO1)으로 출력된다.
이때, "0"을 유지하고 있는 나머지 (32)부터 (40)까지의 선은 광역 선택기(102) 내에 있는 AND 게이트들 중에서 D00 선이 연결된 AND 게이트를 제외한 나머지 AND 게이트들에 차례로 접속되어 있으며, 나머지 AND 게이트들 모두를 디스에이블 시킨다.
이와 같이, 도 11의 순번 1부터 순번 16까지의 제어입력 신호가 광역 조절기(301)에 입력되면, 광역 조절기(301)는 제 11도의 출력단자측의 해당 순번에 표기한 행의 신호를 출력하며, 해당 순번에서 "1"이 된 출력 1개만 광역 선택기(102) 내에 있는 AND 게이트들 중에서 해당 AND 게이트를 이네이블 시키고 나머지 AND 게이트는 전부 디스에이블(disable) 시키는 작용을 하여, 결국 이네이블 된 AND 게이트에 연결된 지연 신호만 선택하게 되는 것이다.
(6) 미세 조절부(400)의 구성 및 작용에 대한 상술
미세 조절부(400)는 도 10에 도시한 바와 같이, 미세 제어 입력(6) 부터 미세 제어 입력(9) 까지와 미세 조절기(401)로 구성한다. 제어 입력 4개는 미세 조절기(401)의 입력측에 연결한다. 제어 입력은 미세 간격의 지연 시간을 설정하는 신호로 작용한다. 상기 미세 조절기(401)는 상용의 74LS42와 같은 BCD-TO-DECIMAL DECODER(이하, 디코더라 약함)의 출력 단자 10개에 인버터 1개씩을 붙여서, 도 11에 도시한 바와 같은, 진리치표 값을 출력할 수 있는 논리회로로 구성하고, (41)부터 (50) 까지의 출력을 제2 선택신호(SS2) 버스 라인에 연결한다. 이 미세 조절기(401)는 미세 선택기(202) 내에 있는 AND 게이트들 중의 하나를 이네이블 시키는 작용을 한다.
다음은 도 11의 진리치 표를 참조하여 미세 조절부(400)의 작용을 설명한다.
도 11에서의 순번 1과 같은 제어입력 신호가 미세 조절기(401)에 입력되면, 미세 조절기(401)는 출력 단자측의 순번 1 행에 있는 신호를 출력하며, (41)번 선만 "1"이 되고 나머지는 전부 "0"을 유지한다.
이 (41)번 선은 선택신호(2) 버스를 거쳐서 미세 선택기(202) 내에 있는 AND게이트들 중에서 D0 선이 연결된 AND 게이트의 나머지 일측 입력에 접속되며, 이 AND 게이트를 이네이블 시켜서 D0 선의 신호가 지연 출력(2)로 출력된다. 이때, "0"을 유지하고 있는 나머지 (42)부터 (50)까지의 선은 미세 선택기(202) 내에 있는 AND 게이트들 중에서 D0 선이 연결된 AND 게이트를 제외한 나머지 AND 게이트들에 차례로 접속되어 있으며, 나머지 AND 게이트들 모두를 디스에이블 시킨다.
이와 같이, 도 11의 진리치 표에서의 순번 1부터 순번 16까지의 제어입력 신호가 미세 조절기(401)에 입력되면, 미세 조절기(401)는 출력 단자측의 해당 순번에 표기한 행의 신호를 출력하며, 해당 순번에서 "1"이 된 출력 1개만 미세 선택기(202) 내에 있는 AND 게이트들 중에서 해당 AND 게이트를 이네이블 시키고, 나머지 AND 게이트는 전부 디스에이블 시키는 작용을 하여, 결국 이네이블 된 AND 게이트에 연결된 지연 신호만 선택하게 된다.
이하, 본 발명의 제2 실시예를 도 12 및 도 13을 참조하여 설명한다.
먼저, 도 12의 블록도를 참조하여, 제어 입력 저장부의 구성을 살펴본다. 제어 입력 저장부(500)는 제어 입력(2)으로부터 제어 입력(9) 까지의 8개를 인입하는 부분의 또 다른 구성의 일 예이다.
제어입력 저장부(500)는 제어 입력 8개와 클럭입력(CP), 아웃 이네이블(OE) 입력 및 입력신호저장기(501)로 구성하고, 신호저장기(501)의 출력 8개중 4개는 광역 조절기(301)의 입력측에 연결하고, 나머지 4개는 미세 조절기(401)의 입력측에 연결한다. 이 제어 입력 저장부(500)는 광역 제어 입력(2) 부터 (5) 까지와 광역 조절기(301) 사이 및 미세 제어 입력(6) 부터 (9) 까지와 미세 조절기(401) 사이에 삽입된 신호저장기(501) 내에 제어입력 신호 8개를 저장하는 작용을 한다.
상기 신호저장기(501)는 상용의 74LS374와 같은 Octal D Flip Flop(이하, 신호 저장기로 약함)의 출력 단자 8개를 4개씩 분리하여 출력에 연결하며, 도 13에 도시한 바와 같은, 진리치표 값을 출력할 수 있는 논리회로로 구성한다.
다음은, 도 13을 참조하여 신호저장기(501)의 동작을 살펴보기로 한다.
도 13의 OE, CP, D1-8과 같은 신호가 신호저장기(501)에 입력되면, 신호저장기(501)는 출력측(Q1- Q8)의 열에 있는 신호를 출력한다. 이때, OE 단자가 "H" 일 경우는 출력이 하이 임피던스 상태가 되어 광역 조절기(301)와 미세 조절기(401)의 입력측에 "하이" 상태의 8 비트를 인가하는 것이 되므로 딜레이 체인은 아무것도 선택되지 않는다.
한편, OE 단자가 "L" 일 경우는 광역 제어 입력(2) 부터 (5) 까지와 미세 제어 입력(6) 부터 (9) 까지 8 비트의 입력이, CP가 "로우에서 하이" 상태로 천이 될 때, 출력신호로써 입력과 동일한 값으로 저장되며 출력되는 작용을 한다. 따라서, 제어 입력 저장부(500)를 설치한 본 실시예에서는, 제어 입력을 계속 주입하지 않고 필요할 때마다 클럭에 동기 시켜 입력해 주면 되므로, 마이크로 프로쎄서등을 사용한 시스템에서 내부 버스라인을 제어하여 딜레이 체인을 선택하도록 제어 입력 신호를 인가 할 때 알맞은 구성이 된다.
예들 들면, 광역 제어 입력(2) 부터 (5) 까지 4개에 10 진수로 "2" 상태를 인가하고 (2 진수로는 "10"이 됨) 미세 제어 입력(6) 부터 (9) 까지 4개에 10 진수로 "3" 상태를 인가하면 (2 진수로는 "11"이 됨), 광역선택기(102) 내의 딜레이 체인 묶음 중에 세 번째(D20) 선이 선택되면서 이곳으로 지연 대상 신호 입력(1)로 들어오는 신호가 지나가며, 미세 선택기(202) 내의 딜레이 체인의 밑에서 네 번째(D3) 선이 선택되면서 이곳으로 지연 대상 신호 입력(1)로 들어오는 신호가 지나가므로 결국, 버퍼 23개를 거치면서 그 만큼 지연된 신호가 2차 지연 출력(DO2)으로 출력된다.
상술한 바와 같이, 본 발명은 지연소자 10개를 연쇄 연결한 묶음 10조의 출력에 탭을 내어서 광역 지연을 얻고, 지연소자 10개를 연쇄 연결한 후, 소자 간의 연결 점에서 출력 탭을 내어 미세 지연을 구현함으로써, 임의의 지연 시간을 설정하여 출력할 수 있다.
이상에서 본 발명에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
이상 설명한 바와 같이 본 발명의 바람직한 실시예에 의하면, 딜레이 체인을 구현함에 있어서 소자 제조기술에 따른 개별 소자의 지연 특성 차이에 관계없이 사용자가 원하는 지연 시간을 정밀하게 임의로 설정할 수 있다. 즉, 미세 조정과 광역 조정 기능을 부가하여 지연시간을 가변할 수 있도록 구현함으로써, 소자 제조 기술에 따른 개별 소자의 지연 특성 차이에 무관하게 집적회로 외부에서 사용자가 필요한 만큼의 지연시간을 임의로 설정할 수 있다.
더욱이, 집적회로 소자의 디자인 룰이 비 선형적 지연 특성을 나타내는 미세구조라 하여도 소자 제조 후에 외부에서 알맞은 지연 시간을 설정 할 수 있으므로 딜레이 체인 설계 시에 매우 용이하며, 따라서 VLSI등 으로의 집적화가 용이한 효과도 있다.

Claims (18)

  1. 외부에서 인가되는 지연 대상 신호 입력에서 인입되는 신호를 연쇄 연결된 지연소자의 개수에 상응하는 지연 시간만큼 지연시키기 위한 광역 딜레이 체인과, 상기 광역 딜레이 체인의 출력 선들 가운데 1개만 선택하여 1차 지연출력으로 출력시키는 광역 선택기를 구비한 광역 딜레이부;
    상기 광역 딜레이부에서 출력된 지연신호를 직렬 연결된 지연소자의 개수에 상응하는 작은 지연 시간만큼 지연시기키 위한 미세 딜레이 체인과, 상기 미세 딜레이 체인의 출력 선들 가운데 1개만 선택하여 2차 지연 출력으로 출력시키는 미세 선택기를 구비한 미세 딜레이부;
    큰 간격의 지연 시간을 설정하는 광역 제어입력에 의해 상기 광역 선택기의 논리 게이트들 중의 하나를 이네이블(enable) 시키기 위한 제1 선택신호를 출력시키는 광역 조절부; 및
    작은 간격의 지연 시간을 설정하는 미세 제어입력에 의해 상기 미세 선택기의 논리 게이트들 중의 하나를 이네이블 시키는 제2 선택신호를 출력하는 미세 조절부를 포함하여 구성됨을 특징으로 하는 가변식 딜레이 체인장치.
  2. 제 1 항에 있어서,
    상기 광역 제어입력의 종류에 따라 상기 광역 딜레이 체인내의 지연소자의 개수를 설정하는 것을 특징으로 하는 가변식 딜레이 체인장치.
  3. 제 1 항에 있어서,
    상기 미세 제어입력의 종류에 따라 상기 미세 딜레이 체인내의 지연소자의 개수를 설정하는 것을 특징으로 하는 가변식 딜레이 체인장치.
  4. 제 1 항에 있어서, 상기 광역 딜레이부의 광역 딜레이 체인은,
    지연소자인 버퍼를 10개씩 직렬 연결하고, 이 연결 묶음 9조를 연쇄 연결하여 1개 지연소자의 1배부터 100배까지 지연시키며, 상기 직렬 연결 묶음의 각 끝단에서 출력을 각각 인출하여 이 인출선들을 상기 광역 선택기로 입력시키는 것을 특징으로 하는 가변식 딜레이 체인장치.
  5. 제 4 항에 있어서,
    상기 지연소자인 버퍼는 인버터 2개를 한 쌍으로 연결한 것을 특징으로 하는 가변식 딜레이 체인장치.
  6. 제 1 항에 있어서, 상기 광역 딜레이부의 광역 선택기는,
    그 일측 입력들이 D00 부터 D90 까지의 각 인출선에 연결되고, 타측 입력 10개는 제1 선택신호에 연결되는 2-입력 AND 게이트 10개;
    상기 2-입력 AND 게이트의 각 출력들은 이들의 각 입력에 연결되는 5-입력 OR 게이트 2 개; 및
    상기 5-입력 OR 게이트들의 출력 2개가 입력되고, 이의 출력은 1차 지연출력선으로 연결되는 2-입력 OR 게이트를 포함하여,
    상기 제1 선택신호의 제어에 의해 D00 부터 D90 까지의 선 중에 1개만 선택하여 출력시키는 것을 특징으로 하는 가변식 딜레이 체인 장치.
  7. 제 1 항에 있어서, 상기 미세 딜레이부의 미세 딜레이 체인은,
    버퍼를 1개씩 연쇄 연결하고, 이들 버퍼와 버퍼와의 사이에서 출력을 인출, D0 부터 D9 까지의 선을 상기 미세 선택기의 입력측에 연결하고,
    인입되는 지연 신호를 버퍼 1개가 갖는 고유의 지연 시간만큼 지연시키고 연쇄 연결의 끝단으로 갈수록 더 많이 지연시키는 것을 특징으로 하는 가변식 딜레이 체인장치.
  8. 제 1 항에 있어서, 상기 미세 선택기는,
    그 일측 입력들이 D0 부터 D9 까지의 각 인출선에 연결되고, 타측 입력 10개는 제2 선택신호에 연결되는 2-입력 AND 게이트 10개;
    상기 2-입력 AND 게이트의 각 출력들은 이들의 각 입력에 연결되는 5-입력 OR 게이트 2 개; 및
    상기 5-입력 OR 게이트들의 출력 2개가 입력되고, 이의 출력은 상기 2차 지연출력으로 연결되는 2-입력 OR 게이트를 구비하며,
    상기 제2 선택신호의 제어에 의해 D0 부터 D9 까지의 선 중에 1개만 선택하여 출력시키는 것을 특징으로 하는 가변식 딜레이 체인 장치.
  9. 제 1 항에 있어서, 상기 광역 조절부는,
    큰 간격의 지연 시간을 설정하는 4개의 광역 제어 입력부; 및
    디코더(decoder)와, 이 디코더의 출력 단자 10개에 각각 연결된 인버터를 구비한 논리회로로 구성된 광역 조절기를 포함하며,
    상기 광역 조절기의 출력들을 제1 선택신호의 버스 라인에 연결한 것을 특징으로 하는 가변식 딜레이 체인 장치.
  10. 제 1 항에 있어서, 상기 미세 조절부는,
    작은 간격의 지연 시간을 설정하는 4개의 미세 제어 입력부; 및
    디코더(decoder)와, 이 디코더의 출력 단자 10개에 각각 연결된 인버터를 구비한 논리회로로 구성된 미세 조절기를 포함하며,
    상기 미세 조절기의 출력들을 제2 선택신호의 버스 라인에 연결하여 상기 미세 선택기내의 AND 게이트들 중의 하나를 이네이블 시키는 것을 특징으로 하는 가변식 딜레이 체인 장치.
  11. 외부에서 인가되는 지연 대상 신호 입력에서 인입되는 신호를 연쇄 연결된 지연소자의 개수에 상응하는 지연 시간만큼 지연시키기 위한 광역 딜레이 체인과, 상기 광역 딜레이 체인의 출력 선들 가운데 1개만 선택하여 1차 지연출력으로 출력시키는 광역 선택기를 구비한 광역 딜레이부;
    상기 광역 딜레이부에서 출력된 지연신호를 직렬 연결된 지연소자의 개수에 상응하는 작은 지연 시간만큼 지연시기키 위한 미세 딜레이 체인과, 상기 미세 딜레이 체인의 출력 선들 가운데 1개만 선택하여 2차 지연 출력으로 출력시키는 미세 선택기를 구비한 미세 딜레이부;
    큰 간격의 지연 시간을 설정하는 광역 제어입력에 의해 상기 광역 선택기의 논리 게이트들 중의 하나를 이네이블(enable) 시키기 위한 제1 선택신호를 출력시키는 광역 조절부;
    작은 간격의 지연 시간을 설정하는 미세 제어입력에 의해 상기 미세 선택기의 논리 게이트들 중의 하나를 이네이블 시키는 제2 선택신호를 출력하는 미세 조절부; 및
    상기 광역 제어입력과 상기 광역 조절부와의 사이 및 상기 미세 제어입력과 상기 미세 조절부와의 사이에 형성되어, 상기 광역 제어입력과 미세 제어입력의 설정 값을 저장하기 위한 제어입력 저장부로 구성되는 것을 특징으로 하는 가변식 딜레이 체인장치.
  12. 제 11 항에 있어서, 상기 제어입력 저장부는,
    상기 광역 제어입력 4개와, 미세 제어입력 4개와, 클럭입력부(CP), 아웃 이네이블(OE) 입력부 및 입력신호저장기로 구성되는 것을 특징으로 하는 가변식 딜레이 체인 장치.
  13. 제 11 항에 있어서, 상기 입력신호 저장기는,
    8개의 출력단자를 갖는 옥탈 디 플립 플롭(Octal D Flip Flop)의 논리회로로 구성되며,
    상기 출력단자를 4개씩 분리하여 그 하나는 상기 광역 조절기의 입력측에 연결하고, 다른 하나는 상기 미세 조절기의 입력측에 연결하는 것을 특징으로 하는 가변식 딜레이 체인장치.
  14. 제 11 항에 있어서,
    상기 광역 제어입력의 개수 및 상기 미세 제어입력의 개수에 따라 상기 광역 딜레이 체인 및 미세 딜레이 체인 내의 딜레이 소자의 개수가 각각 결정되는 것을 특징으로 하는 가변식 딜레이 체인장치.
  15. 제 11 항에 있어서, 상기 광역 딜레이부의 광역 딜레이 체인은,
    지연소자인 버퍼를 10개씩 직렬 연결하고, 이 연결 묶음 9조를 연쇄 연결하여 1개 지연소자의 1배부터 100배까지 지연시키며, 상기 직렬 연결 묶음의 각 끝단에서 출력을 각각 인출하여 이 인출선들을 상기 광역 선택기로 입력시키는 것을 특징으로 하는 가변식 딜레이 체인장치.
  16. 제 11 항에 있어서, 상기 광역 딜레이부의 광역 선택기는,
    그 일측 입력들이 D00 부터 D90 까지의 각 인출선에 연결되고, 타측 입력 10개는 제1 선택신호에 연결되는 2-입력 AND 게이트 10개;
    상기 2-입력 AND 게이트의 각 출력들은 이들의 각 입력에 연결되는 5-입력 OR 게이트 2 개; 및
    상기 5-입력 OR 게이트들의 출력 2개가 입력되고, 이의 출력은 1차 지연출력선으로 연결되는 2-입력 OR 게이트를 포함하여,
    상기 제1 선택신호의 제어에 의해 D00 부터 D90 까지의 선 중에 1개만 선택하여 출력시키는 것을 특징으로 하는 가변식 딜레이 체인 장치.
  17. 제 11 항에 있어서, 상기 미세 딜레이부의 미세 딜레이 체인은,
    버퍼를 1개씩 연쇄 연결하고, 이들 버퍼와 버퍼와의 사이에서 출력을 인출, D0 부터 D9 까지의 선을 상기 미세 선택기의 입력측에 연결하고,
    인입되는 지연 신호를 버퍼 1개가 갖는 고유의 지연 시간만큼 지연시키고 연쇄 연결의 끝단으로 갈수록 더 많이 지연시키는 것을 특징으로 하는 가변식 딜레이 체인장치.
  18. 제 11 항에 있어서, 상기 미세 선택기는,
    그 일측 입력들이 D0 부터 D9 까지의 각 인출선에 연결되고, 타측 입력 10개는 제2 선택신호에 연결되는 2-입력 AND 게이트 10개;
    상기 2-입력 AND 게이트의 각 출력들은 이들의 각 입력에 연결되는 5-입력 OR 게이트 2 개; 및
    상기 5-입력 OR 게이트들의 출력 2개가 입력되고, 이의 출력은 상기 2차 지연출력으로 연결되는 2-입력 OR 게이트를 구비하며, 상기 제2 선택신호의 제어에 의해 D0 부터 D9 까지의 선 중에 1개만 선택하여 출력시키는 것을 특징으로 하는 가변식 딜레이 체인 장치.
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