JPS62123821A - タイミング信号発生器 - Google Patents
タイミング信号発生器Info
- Publication number
- JPS62123821A JPS62123821A JP60264681A JP26468185A JPS62123821A JP S62123821 A JPS62123821 A JP S62123821A JP 60264681 A JP60264681 A JP 60264681A JP 26468185 A JP26468185 A JP 26468185A JP S62123821 A JPS62123821 A JP S62123821A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- delay
- timing signal
- signals
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はタイミング設定分解能が基本クロック以下であ
るようなタイミング信号を得る場合に適したタイミング
信号発生器に関する。
るようなタイミング信号を得る場合に適したタイミング
信号発生器に関する。
従来、タイミング設定分解能が基本クロック以下である
ようなタイミング信号発生器においては、カウンタ出力
に可変遅延回路を接続することにより、上記基本クロッ
ク以下の分解能を得ている。このようなタイミング発生
器においては、遅延回路として、デジタル的に遅延時間
を制御する方式が多用されているが、この場合複数の遅
延回路を直列かまたは並列に組み合わせることにより、
これを実現している。
ようなタイミング信号発生器においては、カウンタ出力
に可変遅延回路を接続することにより、上記基本クロッ
ク以下の分解能を得ている。このようなタイミング発生
器においては、遅延回路として、デジタル的に遅延時間
を制御する方式が多用されているが、この場合複数の遅
延回路を直列かまたは並列に組み合わせることにより、
これを実現している。
上記直列方式の回路構成を第２図に、上記並列方式を第
３図に示す。これらは、コントロール信号Ｃ１〜Ｃ４を
デコードしたゲート制御信号Ｓ、〜Ｓ１゜とタイミング
信号Ｔのアンドゲート、遅延線とタイミング信号のオア
ゲート、デコーダ１から構成される。その動作は、コン
トロール信号０１〜Ｃ４によって、タイミング信号Ｔが
どの遅延線を通るかが決定され、その経路によってタイ
ミング信号の遅延時間が変化する。最小分解能をｄ（ｎ
ａ） ＊オフセット時間をｔ。ｆ。
３図に示す。これらは、コントロール信号Ｃ１〜Ｃ４を
デコードしたゲート制御信号Ｓ、〜Ｓ１゜とタイミング
信号Ｔのアンドゲート、遅延線とタイミング信号のオア
ゲート、デコーダ１から構成される。その動作は、コン
トロール信号０１〜Ｃ４によって、タイミング信号Ｔが
どの遅延線を通るかが決定され、その経路によってタイ
ミング信号の遅延時間が変化する。最小分解能をｄ（ｎ
ａ） ＊オフセット時間をｔ。ｆ。
［ｎｓ］とすると、４ビツトのコントロール信号によっ
てｔ。ｆｆ−１５ｄ＋ｔ０．ｆＣｎ１１〕の可変タイミ
ングが得られる。
てｔ。ｆｆ−１５ｄ＋ｔ０．ｆＣｎ１１〕の可変タイミ
ングが得られる。
上記直列方式（第２図）を更に詳細に説明すれば、１は
ゲート制御回路（デコーダ）、２１〜２８はアンドゲー
ト、４１〜４４は遅延線、６１〜６４はオアｅ−）であ
る。Ｔはタイミング信号、０１〜Ｃ４は遅延時間制御信
号、８１〜Ｓ、はゲート制御信号である。上記遅延線４
１〜４４は夫々ｄ（ｎｓ）の２のべき乗のディレーライ
ンである。デコーダ１はコントロール信号０１〜Ｃ４に
より、タイミング信号Ｔをどの遅延線を通すかを決定す
る信号８１〜Ｓ８をつくる。タイミング信号Ｔはアンド
ゲート２１゜２５に入力される。デコーダ１からの信号
Ｓ２がＨ’（高）レベルであれば、タイミング信号Ｔは
アンドゲート２５から遅延線４１を通ムオアゲート６１
に入力される。デコーダ１の信号Ｓ８の方がＮＰレベル
であれば、タイミング信号Ｔはアンドゲート２１を通り
、遅延線を通らずにオアゲート６１に入力される。以下
同じような動作をアンドゲート２２〜２４．２６〜２８
、遅延線４１〜４４、オアゲート６２〜６４についても
同様に行ない、タイミング信号・・はオアゲート６４よ
り出力される。ところで直列方式では、ｄ（ｎｓ）の２
のべき乗の遅延線をｎ個用いることによって（２） Ｘ
ｄ（ｎｓ″ｌまでの遅延が得られるので、回路構成を
小さくできるが、入出力間の遅延時間が大きく、）９ル
ス信号が入力してから出力される壕での時間が長くなる
ので、経路の切り換え周期を短かくできない。
ゲート制御回路（デコーダ）、２１〜２８はアンドゲー
ト、４１〜４４は遅延線、６１〜６４はオアｅ−）であ
る。Ｔはタイミング信号、０１〜Ｃ４は遅延時間制御信
号、８１〜Ｓ、はゲート制御信号である。上記遅延線４
１〜４４は夫々ｄ（ｎｓ）の２のべき乗のディレーライ
ンである。デコーダ１はコントロール信号０１〜Ｃ４に
より、タイミング信号Ｔをどの遅延線を通すかを決定す
る信号８１〜Ｓ８をつくる。タイミング信号Ｔはアンド
ゲート２１゜２５に入力される。デコーダ１からの信号
Ｓ２がＨ’（高）レベルであれば、タイミング信号Ｔは
アンドゲート２５から遅延線４１を通ムオアゲート６１
に入力される。デコーダ１の信号Ｓ８の方がＮＰレベル
であれば、タイミング信号Ｔはアンドゲート２１を通り
、遅延線を通らずにオアゲート６１に入力される。以下
同じような動作をアンドゲート２２〜２４．２６〜２８
、遅延線４１〜４４、オアゲート６２〜６４についても
同様に行ない、タイミング信号・・はオアゲート６４よ
り出力される。ところで直列方式では、ｄ（ｎｓ）の２
のべき乗の遅延線をｎ個用いることによって（２） Ｘ
ｄ（ｎｓ″ｌまでの遅延が得られるので、回路構成を
小さくできるが、入出力間の遅延時間が大きく、）９ル
ス信号が入力してから出力される壕での時間が長くなる
ので、経路の切り換え周期を短かくできない。
上記並列方式（第３図）を更に詳細に説明すれば、１は
デコーダ、２１〜３６はアンドゲート、４１〜５５￥１
遅延線、６１〜６５はオアゲートである。Ｔはタイミン
グ信号、０１〜Ｃ４はコントロール信号、ｓ、〜ＳＳａ
はデコードされたコントロール信号である。動作につい
ては、上記直列方式と同様に考えることができる。この
並列方式は入出力間の遅延時間が短かいので、経路の切
り換え周期を高速で実行できるが、直列方式と同様に（
２）Ｘｄ（ｎｓ）までの遅延を得るためには、ｄ（ｎｓ
：ｌから（２ｎ−’ ） Ｘ ｄ［ｎａ〕までｄ（ｎｓ
〕きざみの遅延線が２ｎ−１個必要となり、回路構成が
大きくなってしまう。
デコーダ、２１〜３６はアンドゲート、４１〜５５￥１
遅延線、６１〜６５はオアゲートである。Ｔはタイミン
グ信号、０１〜Ｃ４はコントロール信号、ｓ、〜ＳＳａ
はデコードされたコントロール信号である。動作につい
ては、上記直列方式と同様に考えることができる。この
並列方式は入出力間の遅延時間が短かいので、経路の切
り換え周期を高速で実行できるが、直列方式と同様に（
２）Ｘｄ（ｎｓ）までの遅延を得るためには、ｄ（ｎｓ
：ｌから（２ｎ−’ ） Ｘ ｄ［ｎａ〕までｄ（ｎｓ
〕きざみの遅延線が２ｎ−１個必要となり、回路構成が
大きくなってしまう。
本発明は、基本クロック以下の分解能でタイミング設定
を可能にするための可変遅延回路を・その切り換え周期
の高速性と回路の簡素さをバランスよく実現できるタイ
ミング信号発生器を提供するものである。
を可能にするための可変遅延回路を・その切り換え周期
の高速性と回路の簡素さをバランスよく実現できるタイ
ミング信号発生器を提供するものである。
本発明は、タイミング信号作成に必要な遅延素子を並列
に接続しかつこの遅延素子を選択するゲートを有したも
のをブロックとして、このブロックを複数１列に接続し
、コントロール信号にて前記ゲートを選択することＫよ
シ、選択された遅延時間を有するタイミング信号を発生
する構成としたことを特徴としている。
に接続しかつこの遅延素子を選択するゲートを有したも
のをブロックとして、このブロックを複数１列に接続し
、コントロール信号にて前記ゲートを選択することＫよ
シ、選択された遅延時間を有するタイミング信号を発生
する構成としたことを特徴としている。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例を示す回路図であるが、その構成は、上述
した如く遅延素子を直並列接続したことを特徴としてい
る。図中１はゲート制御回路、２１〜２４．２５〜２８
は遅延素子を選択するアンドゲート、４１〜４３．４４
〜４６は遅延時間をつくる遅延素子、６１．６２は遅延
されたタイミング信号を受けるオアゲートである。Ｔは
タイミング信号、０１〜Ｃ４は遅馬コントロール信号で
ある。
図は同実施例を示す回路図であるが、その構成は、上述
した如く遅延素子を直並列接続したことを特徴としてい
る。図中１はゲート制御回路、２１〜２４．２５〜２８
は遅延素子を選択するアンドゲート、４１〜４３．４４
〜４６は遅延時間をつくる遅延素子、６１．６２は遅延
されたタイミング信号を受けるオアゲートである。Ｔは
タイミング信号、０１〜Ｃ４は遅馬コントロール信号で
ある。
第１図の回路において、ゲート制御回路１に入力された
コントロール信号Ｃ１〜Ｃ４は２ビ、ト毎にデコードさ
れ、信号８１〜Ｓ４で第１段のアンドゲート２１〜２４
を選択し、信号Ｓ、 〜Ｓ、で第２段（Ｄ７７ ）’グ
ー ） ２５〜２ Ｂが選ばれる。このとき各段で４通
りの経路があるので、４Ｘ４＝１６通）の組み合わせが
ある。
コントロール信号Ｃ１〜Ｃ４は２ビ、ト毎にデコードさ
れ、信号８１〜Ｓ４で第１段のアンドゲート２１〜２４
を選択し、信号Ｓ、 〜Ｓ、で第２段（Ｄ７７ ）’グ
ー ） ２５〜２ Ｂが選ばれる。このとき各段で４通
りの経路があるので、４Ｘ４＝１６通）の組み合わせが
ある。
遅延素子４１〜４３．４４〜４６は、それぞれアンドゲ
ート２１〜２４．２５〜２８に使われるコントロール信
号Ｃ１〜Ｃ４のＬＳＢに対応したステップで並んでいる
ので、全ての遅延素子を組み合わせた遅延時間は、最小
ステップをｄ（ｎｓｌとすると０〜１５ ｄ（ｎｓ）と
なる。
ート２１〜２４．２５〜２８に使われるコントロール信
号Ｃ１〜Ｃ４のＬＳＢに対応したステップで並んでいる
ので、全ての遅延素子を組み合わせた遅延時間は、最小
ステップをｄ（ｎｓｌとすると０〜１５ ｄ（ｎｓ）と
なる。
第１図においてコントロール信号でブロックＡのアンド
ゲートとブロックＤのアンドグートが選ばれた後にタイ
ミング信号Ｔが入力され、ブロックＡのアンドゲート、
ブロックＢの遅延素子、プロ、りＣのオアゲート、ブロ
ックＤのアンドｆ−）、ブロックＥの遅延素子、プロ。
ゲートとブロックＤのアンドグートが選ばれた後にタイ
ミング信号Ｔが入力され、ブロックＡのアンドゲート、
ブロックＢの遅延素子、プロ、りＣのオアゲート、ブロ
ックＤのアンドｆ−）、ブロックＥの遅延素子、プロ。
りＦのオアゲートの経路でタイミング信号Ｔは出力され
る。
る。
第１図の回路においては、プロ、りＡ〜Ｆ−ｉでの最小
伝搬遅延をｔ ０１（Ｃｎ ＩＩ ）とすれば、コント
ロール信号によυｄ［ｎｓ〕のステップでｔ。ｆｆ〜ｔ
０．ｆ＋１５ｄＣｎ８〕の１６段階の可変遅延時間が得
られる。
伝搬遅延をｔ ０１（Ｃｎ ＩＩ ）とすれば、コント
ロール信号によυｄ［ｎｓ〕のステップでｔ。ｆｆ〜ｔ
０．ｆ＋１５ｄＣｎ８〕の１６段階の可変遅延時間が得
られる。
第２図の直列方式と第１図の本発明の方式を比較した場
合、同じ１６ステツグの遅延時間をつくるのに、直列方
式では４段の遅延素子を通すのに対し、本発明の血並列
方式では半分の２段でよい。このため直列方式に比べて
オフセ。
合、同じ１６ステツグの遅延時間をつくるのに、直列方
式では４段の遅延素子を通すのに対し、本発明の血並列
方式では半分の２段でよい。このため直列方式に比べて
オフセ。
ト時間を小さくすることができる。また第３図の並列方
式と本発明の直並列方式を、比較すると、並列方式では
１６ステツプの遅延時間を得るためには１５個の遅延素
子が必要になるのに対し、本発明の方式では６個の遅延
素子でよい。ゆえに本発明の方式は、並列方式に対して
小形で安価なタイミング信号発生器が提供できる。
式と本発明の直並列方式を、比較すると、並列方式では
１６ステツプの遅延時間を得るためには１５個の遅延素
子が必要になるのに対し、本発明の方式では６個の遅延
素子でよい。ゆえに本発明の方式は、並列方式に対して
小形で安価なタイミング信号発生器が提供できる。
以上説明した如く本発明によれば、タイミング設定用遅
延回路をその切シ換え周期の高速性と回路構成の簡素さ
をバランスよく実現させたタイミング信号発生器が提供
できるものである。
延回路をその切シ換え周期の高速性と回路構成の簡素さ
をバランスよく実現させたタイミング信号発生器が提供
できるものである。
第１図は本発明の一実施例を示す回路図、第２図、第３
図は従来のタイミング信号発生器を示す回路図である。 １・・・ｒ−）制御回路、２１〜２４．２５〜２８・・
・アンドゲート、４１〜４３．４４〜４６・・・遅延素
子、６１．６２・・・オアゲート。
図は従来のタイミング信号発生器を示す回路図である。 １・・・ｒ−）制御回路、２１〜２４．２５〜２８・・
・アンドゲート、４１〜４３．４４〜４６・・・遅延素
子、６１．６２・・・オアゲート。
Claims (1)
- タイミング信号作成に必要な遅延素子を並列に接続しか
つこの遅延素子を選択するゲートを有したものをブロッ
クとして、このブロックを複数直列に接続し、コントロ
ール信号にて前記ゲートを選択することにより、選択さ
れた遅延時間を有するタイミング信号を発生する構成と
したことを特徴とするタイミング信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264681A JPS62123821A (ja) | 1985-11-25 | 1985-11-25 | タイミング信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264681A JPS62123821A (ja) | 1985-11-25 | 1985-11-25 | タイミング信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123821A true JPS62123821A (ja) | 1987-06-05 |
Family
ID=17406718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264681A Pending JPS62123821A (ja) | 1985-11-25 | 1985-11-25 | タイミング信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123821A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216617A (ja) * | 1988-02-24 | 1989-08-30 | Nippon Telegr & Teleph Corp <Ntt> | タイミング発生装置 |
| JPH02184109A (ja) * | 1989-01-10 | 1990-07-18 | Hitachi Ltd | 遅延回路 |
| US5781056A (en) * | 1995-09-27 | 1998-07-14 | Ando Electric Co., Ltd. | Variable delay circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS605313A (ja) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | タイミング信号生成回路 |
-
1985
- 1985-11-25 JP JP60264681A patent/JPS62123821A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS605313A (ja) * | 1983-06-23 | 1985-01-11 | Fujitsu Ltd | タイミング信号生成回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216617A (ja) * | 1988-02-24 | 1989-08-30 | Nippon Telegr & Teleph Corp <Ntt> | タイミング発生装置 |
| JPH02184109A (ja) * | 1989-01-10 | 1990-07-18 | Hitachi Ltd | 遅延回路 |
| US5781056A (en) * | 1995-09-27 | 1998-07-14 | Ando Electric Co., Ltd. | Variable delay circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960702643A (ko) | 동적 논리코어에 동적으로 상호접속된 필드 프로그램 가능 논리장치(field programmable logic device with dynamic interconnections to a dynamic logic core) | |
| US4654851A (en) | Multiple data path simulator | |
| JPH0682146B2 (ja) | スキヤンパス方式の論理集積回路 | |
| JPS62123821A (ja) | タイミング信号発生器 | |
| JPH06291604A (ja) | 可変遅延回路 | |
| JP2679820B2 (ja) | ビット反転装置 | |
| JPH04233014A (ja) | コンピュータ・システム | |
| JPS60253315A (ja) | 可変遅延回路 | |
| JPS605492A (ja) | 半導体メモリ装置のアドレスバツフア回路 | |
| JPS59180467A (ja) | 論理回路の試験方法 | |
| JPS5819621Y2 (ja) | キ−識別回路 | |
| JPS63215212A (ja) | パルス回路 | |
| JPS6025097A (ja) | ダイナミツクラム駆動回路 | |
| JP3353543B2 (ja) | 制御信号生成回路 | |
| JPS59195741A (ja) | シフタ回路 | |
| JPS6243222B2 (ja) | ||
| SU405165A1 (ru) | Многоканальный релаксационный генератор | |
| JPH0295284A (ja) | 半導体集積回路装置 | |
| JPS58222346A (ja) | マイクロプログラムの実行時間制御方式 | |
| JPS62182911A (ja) | タイミングチエツク制御装置 | |
| JPS6120424A (ja) | 論理回路 | |
| JPH01125016A (ja) | セレクト回路 | |
| JPS61255120A (ja) | 位相調整回路 | |
| JPS58139395A (ja) | シフトレジスタ | |
| JPS62271536A (ja) | ビツトパルス遅延装置 |