JP2003283313A

JP2003283313A - 位相比較器および位相同期ループ回路

Info

Publication number: JP2003283313A
Application number: JP2002086654A
Authority: JP
Inventors: Akira Ikeuchi; 公池内; Hiroyuki Mutsukawa; 裕幸六川; Daisuke Yamazaki; 大輔山崎; Masaaki Kawai; 正昭河合
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-03

Abstract

(57)【要約】【課題】高速な基準信号に対する比較信号との位相比
較を動作速度が低速な回路を用いて確実に行うことので
きる位相比較器およびＰＬＬ回路を提供する。【解決手段】本発明の位相比較器は、２つのエッジト
リガ型ＲＳフリップフロップ１１，１２および論理演算
回路１３を備えて構成され、エッジトリガ型ＲＳフリッ
プフロップ１１には、データ信号が基準信号として入力
されると共に、そのデータ信号の１／ｎ倍の周波数を有
するクロック信号が比較信号として入力され、エッジト
リガ型ＲＳフリップフロップ１２には、データ信号が基
準信号として入力されると共に、クロック信号を反転し
た信号が比較信号として入力され、各エッジトリガ型Ｒ
Ｓフリップフロップ１１，１２の出力信号の論理積また
は論理和が論理演算回路１３で演算されることで、デー
タ信号の立ち上がりエッジごとに位相差に応じた一意の
パルス幅を有する誤差信号が生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準信号と比較信
号を受けて各信号の位相差に応じた誤差信号を出力する
位相比較器に関し、特に、主に光通信などの高速通信に
用いられるデータ信号からクロック信号を再生する位相
同期ループ（ＰＬＬ）回路に好適な位相比較器に関す
る。

【０００２】

【従来の技術】ＰＬＬ回路などに用いられる従来の位相
比較器としては、例えば、特開平７−５８６１２号公報
や特開平９−１６２７２７号公報、特開２００１−５３
６０１号公報等に記載された様々な構成ものが知られて
いる。図２３は、従来の位相比較器の一例を示す回路図
である。また、図２４は、図２３の位相比較器の各部に
おける信号波形を示す図である。

【０００３】図２３の一例に示すような従来の位相比較
器は、例えば、ベースバンド通信用のデータ信号からク
ロック信号を再生するＰＬＬ回路等に用いられる。具体
的には、位相比較器の一方の入力端子ＤＡＴＡに基準信
号として与えられるデータ信号と、他方の入力端子ＣＬ
Ｋに比較信号として与えられるクロック信号とがＤフリ
ップフロップ（Ｄ−Ｆ／Ｆ）に入力され、そのＤフリッ
プフロップの出力信号Ａ５０とデータ信号との排他的論
理和（ＥＸ−ＯＲ）が演算され、その結果が出力端子Ｏ
ＵＴから出力される。なお、上記のＤフリップフロップ
に入力されるクロック信号は、図示しない電圧制御発振
器（以下、ＶＣＯとする）で生成され、データ信号の伝
送速度と同じ周波数（ここではｆ₀Ｈｚとする）を持つ
ものである。このような回路構成の位相比較器により、
図２４の下段に示すように、データ信号とクロック信号
の間の位相差φに対応したパルス波形を持つ誤差信号Ａ
５１が得られるようになる。

【０００４】ところで、クロック信号再生用のＰＬＬ回
路などでは、内部の回路速度を下げるために、周波数を
低くしたクロック信号、具体的には、例えば周波数ｆ₀
／２のクロック信号を比較信号として位相比較器に与え
る場合がある。この場合、上記の図２３に示したような
回路構成の従来の位相比較器では、例えば図２５に示す
ように、位相比較結果を示す誤差信号について、位相差
φに対応した情報を持つパルスａの他に、データ信号の
１ビットの時間幅を持つパルスｂが不要な情報として混
在するようになるため、データ信号のパターンが完全な
ランダムパターンで無い限り、所望の位相比較特性が得
られなかった。

【０００５】このため、従来の技術では、データ信号の
伝送速度の上昇に対して、例えば、各回路要素に用いら
れるトランジスタ等の動作速度を向上させることによっ
て、位相比較器の高速動作を実現してきた。また、例え
ば上記の特開平７−５８６１２号公報に記載された位相
比較器においては、パルス分配器を用いて位相比較すべ
き信号を分配して２組の位相比較器のそれぞれに入力す
ることにより、低速の回路を用いて位相比較を行ってい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ように回路の高速化によってデータ信号の伝送速度上昇
に対応した場合、光通信等における超高速のクロック信
号を再生するＰＬＬ回路などを構成しようとすると、超
高速のトランジスタ等を使った超高速動作が可能なＤフ
リップフロップやＶＣＯなどが必要となるため、その実
現が困難である。また、位相比較器としてパルス分配器
を用いた構成を適用したとしても、対応可能な伝送速度
の上昇にも限界があると共に、超高速ＰＬＬ回路を構成
するには上記の場合と同様にして超高速動作が可能なＶ
ＣＯが必要となるため、その実現の妨げになるという問
題がある。

【０００７】本発明は上記の点に着目してなされたもの
で、高速な基準信号に対する比較信号との位相比較を動
作速度が低速な回路を用いて確実に行うことのできる位
相比較器およびそれを用いたＰＬＬ回路を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の位相比較器は、基準信号とその基準信号の
周波数の１／ｎ倍の周波数を有する比較信号とを受け
て、基準信号および比較信号間の位相差に応じた誤差信
号を出力する位相比較器であって、基準信号および比較
信号が入力され、基準信号の立ち上がりエッジから比較
信号の立ち上がりエッジまでの時間にハイレベルとなる
出力信号を発生する第１のエッジトリガ型フリップフロ
ップと、基準信号および比較信号を反転した反転比較信
号が入力され、基準信号の立ち上がりエッジから反転比
較信号の立ち上がりエッジまでの時間にハイレベルとな
る出力信号を発生する第２のエッジトリガ型フリップフ
ロップと、第１および第２のエッジトリガ型フリップフ
ロップの各出力信号の論理積または論理和を演算し、そ
の演算結果を前記誤差信号として出力する論理演算回路
と、を備えて構成される。

【０００９】かかる構成では、基準信号に対して周波数
が１／ｎ倍（ｎは２以上の整数とする）の比較信号を第
１および第２のエッジトリガ型フリップフロップに与え
て基準信号との比較を行い、各々のフリップフロップの
各出力信号の論理積または論理和を演算することによ
り、基準信号の立ち上がりエッジごとに、基準信号と比
較信号の間の位相差に応じた一意のパルス幅を有する誤
差信号が生成されるようになる。これにより、高速な基
準信号に対して動作速度が低速な回路を用いても比較信
号との位相比較を確実に行うことが可能になる。

【００１０】また、上記の位相比較器については、基準
信号を反転した反転基準信号および比較信号が入力さ
れ、反転基準信号の立ち上がりエッジから比較信号の立
ち上がりエッジまでの時間にハイレベルとなる出力信号
を発生する第３のエッジトリガ型フリップフロップと、
基準信号を反転した反転基準信号および比較信号を反転
した反転比較信号が入力され、反転基準信号の立ち上が
りエッジから反転比較信号の立ち上がりエッジまでの時
間にハイレベルとなる出力信号を発生する第４のエッジ
トリガ型フリップフロップと、を備え、上記論理演算回
路が、第１および第２のエッジトリガ型フリップフロッ
プの各出力信号の論理積と、第３および第４のエッジト
リガ型フリップフロップの各出力信号の論理積とについ
ての論理和を演算し、その演算結果を前記誤差信号とし
て出力するようにしてもよい。

【００１１】かかる構成では、基準信号の立ち上がりお
よび立ち下がりの各々のエッジごとに、基準信号と比較
信号の間の位相差に応じた一意のパルス幅を有する誤差
信号が生成されるようになる。これにより、より高い精
度の位相比較を行うことができると共に、基準信号のパ
ルス幅が１００％から外れているようなときでも、比較
信号との位相比較を確実に行うことが可能になる。

【００１２】さらに、上記の位相比較器については、基
準信号を分周する分周回路を備え、その分周回路で分周
された基準信号が第１および第２のエッジトリガ型フリ
ップフロップに入力されるようにしてもよい。加えて、
分周回路で分周された基準信号を反転した信号が第３お
よび第４のエッジトリガ型フリップフロップに入力され
るようにしてもよい。

【００１３】かかる構成によれば、分周された基準信号
と１／ｎ倍の周波数の比較信号との位相比較が行われる
ようになるため、より低速の回路を用いて位相比較器を
構成することが可能になる。また、前述した位相比較器
については、基準信号を分周する第１分周回路と、基準
信号を反転した信号を分周する第２分周回路とを備え、
第１分周回路で分周された基準信号が第１および第２の
エッジトリガ型フリップフロップに入力され、第２分周
回路で分周された基準信号が第３および第４のエッジト
リガ型フリップフロップに入力されるようにしてもよ
い。

【００１４】かかる構成によれば、分周された基準信号
の立ち上がりおよび立ち下がりの各々のエッジごとに、
基準信号と比較信号の間の位相差に応じた一意のパルス
幅を有する誤差信号が生成されるようになる。これによ
り、より低速の回路を用いて精度のさらに高い位相比較
を行うことが可能になる。上述したような位相比較器
は、各種の用途に用いられるＰＬＬ回路等の位相比較器
として使用することが可能であり、特に、ベースバンド
通信用のデータ信号を基準信号とし、そのデータ信号か
らクロック信号を再生するためのＰＬＬ回路に好適であ
る。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の第１実施形態に
よる位相比較器の構成を示す回路図である。また、図２
は、図１の位相比較器の各部における信号波形を示す図
である。図１において、本位相比較器１は、例えば、２
つのエッジトリガ型ＲＳフリップフロップ（Ｒ／Ｓ−Ｆ
／Ｆ）１１，１２と、論理演算回路１３とを備えて構成
される。

【００１６】各エッジトリガ型ＲＳフリップフロップ１
１，１２は、セット入力端子Ｓ、リセット入力端子Ｒお
よび出力端子Ｑをそれぞれ有し、各々のセット入力端子
Ｓには、位相比較器１の一方の入力端子ＤＡＴＡに基準
信号として与えられるデータ信号が入力される。また、
エッジトリガ型ＲＳフリップフロップ１１のリセット入
力端子Ｒには、位相比較器１の他方の入力端子ＣＬＫに
比較信号として与えられるクロック信号が入力され、エ
ッジトリガ型ＲＳフリップフロップ１２のリセット入力
端子Ｒには、上記クロック信号の反転信号が入力され
る。さらに、各エッジトリガ型ＲＳフリップフロップ１
１，１２の出力端子Ｑは、論理演算回路１３の２つの入
力端子にそれぞれ接続されている。各エッジトリガ型Ｒ
Ｓフリップフロップ１１，１２の具体的な回路構成につ
いては後述する。

【００１７】論理演算回路１３は、各エッジトリガ型Ｒ
Ｓフリップフロップ１１，１２から出力される信号Ａ
１，Ａ２の論理積または論理和を演算することで、デー
タ信号とクロック信号の間の位相差φに対応したパルス
波形を持つ誤差信号Ａ３を発生して出力端子ＯＵＴから
外部に出力する。入力端子ＣＬＫに与えられるクロック
信号は、入力端子ＤＡＴＡに与えられるデータ信号の伝
送速度の１／ｎ倍（ｎ＝２，３，４，…）の周波数を有
する信号であって、例えば、位相比較器１の外部に設け
られるＶＣＯ等によって生成される。ここでは、図２の
上段に示すように、データ信号の１ビットの時間幅を１
／ｆ₀（ｓ）で表すことにすると、クロック信号の周波
数はｆ₀／ｎ（Ｈｚ）となる。なお、図２では、ｎ＝２
とした周波数ｆ₀／２（Ｈｚ）のクロック信号が一例と
して示してある。

【００１８】図３は、前述した各エッジトリガ型ＲＳフ
リップフロップ１１，１２の具体的な構成の一例を示す
回路図である。図３の構成例では、エッジトリガ型ＲＳ
フリップフロップが、２つのリセット機能付きＤフリッ
プフロップ（Ｄ−Ｆ／Ｆ）２１，２２およびＡＮＤ回路
２３で構成される。各Ｄフリップフロップ２１，２２
は、データ入力端子Ｄ、クロック入力端子Ｃ、リセット
入力端子Ｒｅｓｅｔおよび出力端子Ｑを有する。Ｄフリ
ップフロップ２１は、連続して「１」を示す信号がデー
タ入力端子Ｄに入力され、エッジトリガ型ＲＳフリップ
フロップにおけるセット入力端子Ｓに与えられるデータ
信号がクロック入力端子Ｃに入力される。また、Ｄフリ
ップフロップ２２は、連続して「１」を示す信号がデー
タ入力端子Ｄに入力され、エッジトリガ型ＲＳフリップ
フロップにおけるリセット入力端子Ｒに与えられるクロ
ック信号がクロック入力端子Ｃに入力される。各Ｄフリ
ップフロップ２１，２２の出力端子Ｑから出力される信
号は、ＡＮＤ回路２３の２つの入力端子にそれぞれ入力
されると共に、Ｄフリップフロップ２１の出力信号につ
いては、エッジトリガ型ＲＳフリップフロップにおける
出力端子Ｑを介して出力される。ＡＮＤ回路２３は、各
Ｄフリップフロップ２１，２２からの出力信号の論理積
を演算し、その結果を示す信号を各Ｄフリップフロップ
２１，２２のリセット入力端子Ｒｅｓｅｔにそれぞれ与
える。

【００１９】図４は、図３で用いられる各リセット機能
付きＤフリップフロップ２１，２２の具体的な構成の一
例を示す回路図である。図４の構成例では、Ｄフリップ
フロップが、４つのＮＯＲ回路２４〜２７の組み合わせ
により構成される。ＮＯＲ回路２４は、Ｄフリップフロ
ップにおけるクロック入力端子Ｃに入力される信号（Ｄ
フリップフロップ２１の場合にはデータ信号、Ｄフリッ
プフロップ２２の場合にはクロック信号）が一方の入力
端子に与えられ、ＮＯＲ回路２５から出力される信号が
他方の入力端子に与えられる。ＮＯＲ回路２５は、ＮＯ
Ｒ回路２４から出力される信号が一方の入力端子に与え
られ、ＮＯＲ回路２６から出力される信号が他方の入力
端子に与えられる。ＮＯＲ回路２６は、ＮＯＲ回路２４
から出力される信号が一方の入力端子に与えられ、ＮＯ
Ｒ回路２７から出力される信号が他方の入力端子に与え
られる。ＮＯＲ回路２７は、ＮＯＲ回路２６から出力さ
れる信号が一方の入力端子に与えられ、Ｄフリップフロ
ップにおけるリセット入力端子Ｒｅｓｅｔに入力される
信号（ＡＮＤ回路２３の出力信号）が他方の入力端子に
与えられる。そして、ＮＯＲ回路２５から出力される信
号がＤフリップフロップの出力信号として取り出され
る。

【００２０】図３および図４に例示したような具体的な
回路構成により実現される各エッジトリガ型ＲＳフリッ
プフロップ１１，１２は、それぞれ、セット入力端子Ｓ
に入力される信号の立ち上がりからリセット入力端子Ｒ
に入力される信号の立ち上がりまでの間ハイレベルとな
る信号を出力端子Ｑから出力する。上記のような構成の
位相比較器１では、各エッジトリガ型ＲＳフリップフロ
ップ１１，１２から出力される信号Ａ１，Ａ２のパルス
幅が、図２に示すように、クロック信号の立ち上がりエ
ッジでデータ信号が「１」か「０」かに応じて、データ
信号とクロック信号の間の位相差φに対応した狭いパル
ス幅になる場合と、その位相差φに対応した幅にデータ
信号の１ビットの幅を加えた広いパルス幅になる場合と
に分かれるようになる。、各エッジトリガ型ＲＳフリッ
プフロップ１１，１２には、互いに反転したクロック信
号が入力されるため、各々の出力信号Ａ１，Ａ２につい
て論理演算回路１３で論理積または論理和を演算するこ
とにより、図２の下段に示すように、データ信号の立ち
上がりエッジごとに、位相差φに応じた一意のパルス幅
を有する誤差信号Ａ３が生成されることになる。なお、
図２に示した出力信号は、論理演算回路１３で論理積を
演算したときのパルス波形に該当する。

【００２１】位相比較器１の出力端子ＯＵＴから出力さ
れる上記のようなパルス波形の誤差信号Ａ３は、例えば
図５（Ａ）に示すようにフィルタ２を通過させてその交
流成分などを除去して直流電圧を取り出すことにより、
図５（Ｂ）に示すような位相差φに応じて平均レベルの
変化する特性が得られるようになる。このような誤差信
号Ａ３の変化特性は、ＰＬＬ回路などに用いられる従来
の位相比較器で得られる特性と同様となる。

【００２２】従って、例えばベースバンド通信用のデー
タ信号からクロック信号を再生するＰＬＬ回路について
本実施形態の位相比較器１を適用すれば、基準信号とな
るデータ信号の伝送速度が高速化されたとしても、それ
に対して１／ｎ倍の周波数に対応した低速の回路構成に
より、データ信号に同期したクロック信号を再生するこ
とが可能になる。

【００２３】図６は、本位相比較器１を適用したＰＬＬ
回路の構成例を示す図である。この構成例では、位相比
較器１から出力される誤差信号が、抵抗Ｒ１，Ｒ２およ
びキャパシタＣ１を組み合わせてローパスフィルタを形
成したループフィルタ２により直流電圧に変換されてＶ
ＣＯ３の制御端子に与えられ、ＶＣＯ３で発生する周波
数ｆ₀／ｎのクロック信号が位相比較器１における比較
信号としてフィードバックされることにより、データ信
号からクロック信号が再生される。このとき、位相比較
器１に用いられるエッジトリガ型ＲＳフリップフロップ
１１，１２やＶＣＯ３などに用いられる回路素子は、そ
の動作速度が周波数ｆ₀／ｎに対応した低速ものとする
ことができる。これにより、例えば光通信などの超高速
のデータ通信に対応したクロック再生用のＰＬＬ回路
を、超高速動作が可能なＶＣＯ等を使用することなく実
現することが可能になる。

【００２４】次に、本発明の第２実施形態について説明
する。図７は、第２実施形態による位相比較器の構成を
示す回路図である。また、図８は、図７の位相比較器の
各部における信号波形を示す図である。図７において、
本位相比較器１Ａは、前述の図１に示した第１実施形態
の位相比較器１について、データ信号の立ち下がりエッ
ジにおいても位相差φが検出可能になるようにして位相
比較の精度向上を図ったものである。具体的には、デー
タ信号の立ち上がりエッジで位相差φを検出するための
構成としてエッジトリガ型ＲＳフリップフロップ１１
ａ，１２ａおよびＡＮＤ回路１４ａが設けられ、また、
データ信号の立ち下がりエッジで位相差φを検出するた
めの構成としてエッジトリガ型ＲＳフリップフロップ１
１ｂ，１２ｂおよびＡＮＤ回路１４ｂが設けられ、さら
に、各ＡＮＤ回路１４ａ，１４ｂから出力される信号の
論理和を演算して誤差信号を生成するＯＲ回路１５が設
けられる。

【００２５】データ信号の立ち上がり側に対応した構成
は、論理演算回路１３としてＡＮＤ回路１４ａを用いた
部分が第１実施形態の場合と異なるだけで、他の部分の
構成は第１実施形態の場合と同様である。データ信号の
立ち上がり側に対応したエッジトリガ型ＲＳフリップフ
ロップ１１ｂは、位相比較器１Ａの一方の入力端子ＤＡ
ＴＡに入力されるデータ信号を反転させた信号がセット
入力端子Ｓに与えられ、位相比較器１Ａの他方の入力端
子ＣＬＫに入力されるクロック信号がリセット入力端子
Ｒに与えられる。エッジトリガ型ＲＳフリップフロップ
１２ｂは、入力端子ＤＡＴＡに入力されるデータ信号を
反転させた信号がセット入力端子Ｓに与えられ、入力端
子ＣＬＫに入力されるクロック信号を反転させた信号が
リセット入力端子Ｒに与えられる。ＡＮＤ回路１４ｂ
は、各エッジトリガ型ＲＳフリップフロップ１１ｂ，１
２ｂの出力端子Ｑから出力される信号の論理積を演算
し、その結果を示す信号Ａ５をＯＲ回路１５に出力す
る。

【００２６】ＯＲ回路１５は、図８の中段に示すよう
な、各ＡＮＤ回路１４ａ，１４ｂからの出力信号Ａ４，
Ａ５の論理和を演算し、その結果を誤差信号Ａ６として
位相比較器１Ａの出力端子ＯＵＴに出力する。上記のよ
うな構成の位相比較器１Ａでは、図８に示すように、デ
ータ信号の立ち上がりおよび立ち下がりの各々のエッジ
ごとに位相差φに対応した一意のパルス幅を有する誤差
信号Ａ６が生成されるようになる。これにより、データ
信号のパルス幅が１００％から外れているような場合で
も、データ信号とクロック信号の位相比較を確実に行う
ことが可能になる。

【００２７】このような位相比較器１Ａは、前述の図６
に示した場合と同様にしてクロック再生用のＰＬＬ回路
を構成することが可能である。また例えば図９の構成例
に示すように、一部に変形を施した位相比較器１Ａ’を
用いて、データ信号の立ち上がり側に対応した誤差信号
と、データ信号の立ち下がり側に対応した誤差信号とに
ついて、各々の出力レベルの平均値をループフィルタ２
ａ，２ｂにより個別に求めた後に加算器４で合成して、
ＶＣＯ３の制御端子に与える誤差信号としてもよい。こ
の場合の位相比較器１Ａ’の構成としては、各エッジト
リガ型ＲＳフリップフロップ１１ａ，１２ａおよび１１
ｂ，１２ｂに対応した論理演算回路として、ＯＲ回路１
４ａ’，１４ｂ’をそれぞれ用いるようにするのがよ
い。これにより、より高い精度の位相比較に基づいてク
ロック信号を再生することが可能になる。

【００２８】次に、本発明の第３実施形態について説明
する。図１０は、第３実施形態による位相比較器の構成
を示す回路図である。また、図１１は、図１０の位相比
較器の各部における信号波形を示す図である。図１０に
おいて、本位相比較器１Ｂは、前述の図１に示した第１
実施形態の位相比較器１について、入力端子ＤＡＴＡに
与えられるデータ信号がＴフリップフロップ（Ｔ−Ｆ／
Ｆ）１６を介して各エッジトリガ型ＲＳフリップフロッ
プ１１，１２のセット入力端子Ｓに与えられるようにし
たものである。

【００２９】Ｔフリップフロップ１６は、図１１の上段
に示すように、入力されるデータ信号の立ち上がりごと
にレベルが反転する出力信号Ａ７を発生する。このＴフ
リップフロップ１６の出力信号Ａ７は、入力端子ＤＡＴ
Ａに与えられるデータ信号を分周した信号となるため、
より低速の回路によってクロック信号との位相比較を行
うことが可能になる。具体的には、図１１に示すよう
に、Ｔフリップフロップ１６からの出力信号Ａ７の立ち
上がりエッジごとに、位相差φに応じた一意のパルス幅
が有する誤差信号Ａ１０が生成されることになる。な
お、図１１に示した出力信号は、論理演算回路１３で論
理和を演算したときのパルス波形に該当する。このよう
な位相比較器１Ｂについても、前述の図６に示した場合
と同様にして、クロック再生用のＰＬＬ回路を構成する
ことが可能である。

【００３０】次に、本発明の第４実施形態について説明
する。図１２は、第４実施形態による位相比較器の構成
を示す回路図である。また、図１３は、図１２の位相比
較器の各部における信号波形を示す図である。図１２に
おいて、本位相比較回１Ｃは、前述した第３実施形態の
構成について、Ｔフリップフロップの反転出力信号に関
しても位相差φが検出可能になるようにして位相比較の
精度向上を図ったものである。具体的には、Ｔフリップ
フロップ１６に代えて正転出力端子および反転出力端子
を有するＴフリップフロップ１７を設け、そのＴフリッ
プフロップ１７の反転出力信号について位相差φを検出
するための構成としてエッジトリガ型ＲＳフリップフロ
ップ１１ｂ，１２ｂが設けられる。また、各エッジトリ
ガ型ＲＳフリップフロップ１１ａ，１２ａ，１１ｂ，１
２ｂから出力される信号Ａ１１〜Ａ１４の論理和を演算
して誤差信号Ａ１５を生成するＯＲ回路１８が設けられ
る。

【００３１】上記のような構成の位相比較器１Ｃでは、
図１３に示すように、Ｔフリップフロップ１７の正転出
力信号Ａ７および反転出力信号Ａ７’の立ち上がりのエ
ッジごとに、位相差φに対応した一意のパルス幅を有す
る誤差信号Ａ１５が生成されるようになる。このような
位相比較器１Ｃは、上述の図６に示した場合と同様にし
てクロック再生用のＰＬＬ回路を構成することが可能で
ある。本実施形態の位相比較器１Ｃを適用したＰＬＬ回
路では、第３実施形態の位相比較器１Ｂを適用した場合
に比べて、ループフィルタ２により平均化される誤差信
号の直流電圧レベルが２倍になるため、一層高い精度の
位相比較に基づいてクロック信号を生成することが可能
になる。

【００３２】また、例えば図１４の構成例に示すよう
に、位相比較器１ＣのＯＲ回路１８をデータ信号の立ち
上がりおよび立ち下がりにそれぞれ対応させてＯＲ回路
１８ａ，１８ｂに分け、各ＯＲ回路１８ａ，１８ｂから
出力される信号について、各々の出力レベルの平均値を
ループフィルタ２ａ，２ｂにより個別に求めた後に加算
器４で合成して、ＶＣＯ３の制御端子に与える誤差信号
としてもよい。このようにＴフリップフロップ１７の正
転出力信号および反転出力信号ごとに誤差信号の出力レ
ベルを平均化するようにすれば、図１２の構成において
ＯＲ回路１７から出力される誤差信号のパルス間隔が狭
くなるような場合でも、データ信号との位相比較を確実
に行ってクロック信号を再生することが可能になる。

【００３３】次に、本発明の第５実施形態について説明
する。図１５は、第５実施形態による位相比較器の構成
を示す回路図である。また、図１６は、図１５の位相比
較器の各部における信号波形を示す図である。図１５に
おいて、本位相比較回１Ｄは、前述した第３実施形態の
構成について、データ信号の立ち上がりおよび立ち下が
りの各エッジで位相差φが検出可能になるようにして位
相比較の精度向上を図ったものである。具体的には、入
力端子ＤＡＴＡに与えられるデータ信号が入力されるＴ
フリップフロップ（Ｔ−Ｆ／Ｆ）１６ａと、上記のデー
タ信号の反転信号が入力されるＴフリップフロップ１６
ｂとが設けられる。そして、Ｔフリップフロップ１６ａ
の出力信号に対応した構成として、エッジトリガ型ＲＳ
フリップフロップ１１ａ，１２ａおよびＡＮＤ回路１４
ａが設けられ、Ｔフリップフロップ１６ｂの出力信号に
対応した構成として、エッジトリガ型ＲＳフリップフロ
ップ１１ｂ，１２ｂおよびＡＮＤ回路１４ｂが設けられ
る。また、各ＡＮＤ回路１４ａ，１４ｂから出力される
信号の論理和を演算して誤差信号を生成するＯＲ回路１
５が設けられる。

【００３４】上記のような構成の位相比較器１Ｄでは、
図１６に示すように、Ｔフリップフロップ１６ａ，１６
ｂにおいて同じようにして分周された各信号Ａ１６，Ａ
１７の立ち上がりエッジごとに位相差φに対応した一意
のパルス幅を有する誤差信号Ａ２４が生成されるように
なる。これは、言い換えると、分周されたデータ信号の
立ち上がりおよび立ち下がりの各々のエッジごとに位相
差φが検出されることになる。これにより、データ信号
のパルス幅が１００％から外れているような場合でも、
より低速な回路を用いてデータ信号とクロック信号の位
相比較を確実に行うことが可能になる。

【００３５】このような位相比較器１Ｄは、上述の図６
に示した場合と同様にしてクロック再生用のＰＬＬ回路
を構成することが可能である。また例えば図１７の構成
例に示すように、分周されたデータ信号の立ち上がり側
に対応した誤差信号と、分周されたデータ信号の立ち下
がり側に対応した誤差信号とについて、各々の出力レベ
ルの平均値をループフィルタ２ａ，２ｂにより個別に求
めた後に加算器４で合成して、ＶＣＯ３の制御端子に与
える誤差信号としてもよい。この場合の位相比較器１
Ｄ’の構成としては、各エッジトリガ型ＲＳフリップフ
ロップ１１ａ，１２ａおよび１１ｂ，１２ｂに対応した
論理演算回路として、ＯＲ回路１４ａ’，１４ｂ’をそ
れぞれ用いるようにするのがよい。これにより、より高
い精度の位相比較に基づいてクロック信号を再生するこ
とが可能になる。

【００３６】次に、上述したような各実施形態の位相比
較器を用いて構成したＰＬＬ回路の好ましい具体例につ
いて説明する。図１８は、本発明の位相比較器を用いて
構成したＰＬＬ回路の第１具体例の構成を示す回路図で
ある。図１８のＰＬＬ回路は、例えば上述の図６に示し
たＰＬＬ回路について、位相比較器１に入力されるデー
タ信号のエッジ数を検出するためのエッジ検出回路５を
設けると共に、位相比較器１およびエッジ検出回路５か
らそれぞれ出力される信号を平均化するループフィルタ
２ａ，２ａ’の各出力信号を比較して、エッジ数の変化
による誤差信号のレベル変化を補償するアンプ６を設け
たものである。

【００３７】エッジ検出回路５は、例えば、ディレイ回
路５Ａおよび排他的論理和（ＥＸ−ＯＲ）回路５Ｂとか
ら構成され、ＰＬＬ回路の位相比較器１に入力されるデ
ータ信号の一部が、ディレイ回路５Ａの入力端子に与え
られると共に、ＥＸ−ＯＲ回路５Ｂの一方の入力端子に
も与えられる。ディレイ回路５Ａは、入力されるデータ
信号を所定の時間だけ遅延させてＥＸ−ＯＲ回路５Ｂの
他方の入力端子に出力する。ＥＸ−ＯＲ回路５Ｂは、デ
ータ信号とディレイ回路５Ａからの出力信号との排他的
論理和を演算することにより、データ信号のエッジごと
にパルスが発生する信号を生成してループフィルタ２
ａ’に出力する。

【００３８】上記のような構成のＰＬＬ回路では、エッ
ジ検出回路５から出力されるパルス信号がループフィル
タ２ａ’で平均化されることにより、データ信号のエッ
ジ数に対応した直流電圧が発生する。そして、このデー
タ信号のエッジ数に対応した電圧信号に基づいて、アン
プ６により、位相比較器１からループフィルタ２ａを介
して出力される誤差信号の電圧レベルがデータ信号のエ
ッジ数に応じて補正され、その補正された誤差信号がＶ
ＣＯ３の制御端子に与えられる。

【００３９】上記のアンプ６で行われる誤差信号のエッ
ジ数に応じた補正は、データ信号のエッジ数の変化によ
って生じる誤差信号の電圧レベル変動を補償するために
行われるものである。具体的には、例えば図１９に示す
ように、同じ位相差φに対する誤差信号の電圧レベル
は、データ信号のエッジ数が少ないとき（実線）に比べ
てエッジ数が多きとき（破線）の方が高くなる。このよ
うなデータ信号のエッジ数の変化による誤差信号への影
響を補正することによって、データ信号からクロック信
号をより安定して再生することが可能になる。

【００４０】なお、位相比較器１およびエッジ検出回路
５に対応させてループフィルタ２ａ，２ａ’をそれぞれ
設け、各ループフィルタ２ａ，２ａ’の出力信号をアン
プ６に与える構成を示したが、これらのループフィルタ
２ａ，２ａ’およびアンプ６に代えて、例えば図２０に
示すような完全積分型アンプ６’を用いることも可能で
ある。

【００４１】次に、本発明の位相比較器を用いたＰＬＬ
回路の第２具体例について説明する。図２１は、第２具
体例によるＰＬＬ回路の構成を示す回路図である。図２
１のＰＬＬ回路は、例えば上述の図６に示したＰＬＬ回
路について、ＤＥＭＡＸ回路５を付設したものである。
このＤＥＭＡＸ回路５は、例えば２つのＤフリップフロ
ップ７ａ，７ｂを有し、各Ｄフリップフロップ７ａ，７
ｂのデータ入力端子には位相比較器１に入力されるデー
タ信号の一部が入力される。また、Ｄフリップフロップ
７ａのクロック入力端子には、ＶＣＯ３で発生するクロ
ック信号が入力され、Ｄフリップフロップ７ｂのクロッ
ク入力端子には、ＶＣＯ３で発生するクロック信号の反
転信号が入力される。

【００４２】上記のような構成のＰＬＬ回路では、デー
タ信号から再生した周波数ｆ₀／ｎのクロック信号に従
って、ＤＥＭＡＸ回路５の各Ｄフリップフロップ７ａ，
７ｂによりデータ信号の識別処理が行われ、各々の識別
結果を示す信号が出力データ信号としてそれぞれ出力さ
れる。これにより、データ信号からのクロック信号の再
生と同時に、データの識別および分離の各処理を実現す
ることが可能になる。

【００４３】次に、本発明の位相比較器を用いたＰＬＬ
回路の第３具体例について説明する。図２２は、第３具
体例によるＰＬＬ回路の構成を示す回路図である。図２
２のＰＬＬ回路は、例えば上記の図２１に示した構成に
ついて、ｎ個のディレイ回路３₁，３₂，…，３_nを有す
るリングオシレータを用いてＶＣＯ３を構成し、各ｎ個
のディレイ回路３₁〜３_n間から周波数ｆ₀／ｎのクロッ
ク信号を取り出して１：ｎＤＥＭＵＸ回路７’に送るよ
うにしたものである。１：ｎＤＥＭＵＸ回路７’に送ら
れる各クロック信号は、ＶＣＯ２の各ディレイ回路
３₁，３₂，…，３_nでそれぞれ同じ遅延量が与えられる
とすると、位相が１／ｎ周期ずつ順にずれたクロック信
号となる。このような各クロック信号に従って、１：ｎ
ＤＥＭＵＸ回路７’でデータの識別処理を行うことによ
り、ｎ個に分離された出力データ信号が得られるように
なる。

【００４４】なお、上述した第１〜第３具体例では、第
１実施形態の位相比較器１を用いたＰＬＬ回路（図６）
について示したが、上述した他の実施形態の位相比較器
を用いたＰＬＬ回路についても同様にして応用すること
ができる。また、本発明の位相比較器は、ＰＬＬ回路を
構成するためだけに用いられるものではなく、例えばデ
ィレイロックループ（ＤＬＬ）回路などの各種回路の位
相比較器として使用することも勿論可能である。

【００４５】以上、本明細書で開示した主な発明につい
て以下にまとめる。

【００４６】（付記１）基準信号と該基準信号の周波
数の１／ｎ倍の周波数を有する比較信号とを受けて、前
記基準信号および前記比較信号間の位相差に応じた誤差
信号を出力する位相比較器であって、前記基準信号およ
び前記比較信号が入力され、前記基準信号の立ち上がり
エッジから前記比較信号の立ち上がりエッジまでの時間
にハイレベルとなる出力信号を発生する第１のエッジト
リガ型フリップフロップと、前記基準信号および前記比
較信号を反転した反転比較信号が入力され、前記基準信
号の立ち上がりエッジから前記反転比較信号の立ち上が
りエッジまでの時間にハイレベルとなる出力信号を発生
する第２のエッジトリガ型フリップフロップと、前記第
１および第２のエッジトリガ型フリップフロップの各出
力信号の論理積または論理和を演算し、該演算結果を前
記誤差信号として出力する論理演算回路と、を備えて構
成されたことを特徴とする位相比較器。

【００４７】（付記２）付記１に記載の位相比較器で
あって、前記基準信号を反転した反転基準信号および前
記比較信号が入力され、前記反転基準信号の立ち上がり
エッジから前記比較信号の立ち上がりエッジまでの時間
にハイレベルとなる出力信号を発生する第３のエッジト
リガ型フリップフロップと、前記基準信号を反転した反
転基準信号および前記比較信号を反転した反転比較信号
が入力され、前記反転基準信号の立ち上がりエッジから
前記反転比較信号の立ち上がりエッジまでの時間にハイ
レベルとなる出力信号を発生する第４のエッジトリガ型
フリップフロップと、を備え、前記論理演算回路は、前
記第１および第２のエッジトリガ型フリップフロップの
各出力信号の論理積と、前記第３および第４のエッジト
リガ型フリップフロップの各出力信号の論理積とについ
ての論理和を演算し、該演算結果を前記誤差信号として
出力することを特徴とする位相比較器。

【００４８】（付記３）付記１に記載の位相比較器で
あって、前記基準信号を分周する分周回路を備え、該分
周回路で分周された基準信号が前記第１および第２のエ
ッジトリガ型フリップフロップに入力されることを特徴
とする位相比較器。

【００４９】（付記４）付記２に記載の位相比較器で
あって、前記基準信号を分周する分周回路を備え、該分
周回路で分周された基準信号が前記第１および第２のエ
ッジトリガ型フリップフロップに入力されると共に、前
記分周回路で分周された基準信号を反転した信号が前記
第３および第４のエッジトリガ型フリップフロップに入
力され、前記論理演算回路は、前記第１〜第４のエッジ
トリガ型フリップフロップの各出力信号についての論理
和を演算し、該演算結果を前記誤差信号として出力する
ことを特徴とする位相比較器。

【００５０】（付記５）付記２に記載の位相比較器で
あって、前記基準信号を分周する第１分周回路と、前記
基準信号を反転した信号を分周する第２分周回路とを備
え、前記第１分周回路で分周された基準信号が前記第１
および第２のエッジトリガ型フリップフロップに入力さ
れ、前記第２分周回路で分周された基準信号が前記第３
および第４のエッジトリガ型フリップフロップに入力さ
れることを特徴とする位相比較器。

【００５１】（付記６）付記１〜５のいずれか１つに
記載の位相比較器を備えて構成されたことを特徴とする
位相同期ループ回路。

【００５２】（付記７）付記６に記載の位相同期ルー
プ回路であって、ベースバンド通信用のデータ信号を前
記基準信号とし、該データ信号からクロック信号を再生
することを特徴とする位相同期ループ回路。

【００５３】（付記８）付記７に記載の位相同期ルー
プ回路であって、前記位相比較器から出力される誤差信
号が入力されるループフィルタと、該ループフィルタの
出力信号が制御端子に与えられる電圧制御発振器とを備
え、前記位相比較器は、前記データ信号が入力されると
共に、前記データ信号のビットレートの１／ｎ倍の周波
数を持ち前記電圧制御発振器で発生したクロック信号が
前記比較信号として入力されることを特徴とする位相同
期ループ回路。

【００５４】（付記９）付記８に記載の位相同期ルー
プ回路であって、前記データ信号のエッジ数を検出する
エッジ検出回路と、該エッジ検出回路で検出されたデー
タ信号のエッジ数に基づいて、前記ループフィルタの出
力信号のレベル補正を行う補正回路とを備えたことを特
徴とする位相同期ループ回路。

【００５５】（付記１０）付記８に記載の位相同期ル
ープ回路であって、前記電圧制御発振器で発生するクロ
ック信号に従って、前記データ信号の識別処理を実行す
るデータ識別回路を備えたことを特徴とする位相同期ル
ープ回路。

【００５６】（付記１１）付記１０に記載の位相同期
ループ回路であって、前記データ識別回路は、前記クロ
ック信号および前記クロック信号を反転した反転クロッ
ク信号に従って、前記データ信号の識別処理をそれぞれ
実行することを特徴とする位相同期ループ回路。

【００５７】（付記１２）付記１０に記載の位相同期
ループ回路であって、前記データ識別回路は、前記電圧
制御発振器から出力される互いに１／ｎ周期ずつ位相の
ずれたｎ個のクロック信号に従って、前記データ信号の
識別処理をそれぞれ実行することを特徴とする位相同期
ループ回路。

【００５８】

【発明の効果】以上説明したように本発明の位相比較器
によれば、基準信号に対して周波数が１／ｎ倍の比較信
号を第１および第２のエッジトリガ型フリップフロップ
に与えて基準信号との比較を行い、各々のフリップフロ
ップの各出力信号の論理演算を行うことで、基準信号の
立ち上がりエッジごとに位相差に応じた一意のパルス幅
を有する誤差信号を生成することができる。これによ
り、高速な基準信号に対して動作速度が低速な回路を用
いても比較信号との位相比較を確実に行うことが可能に
なる。また、基準信号の立ち下がりエッジにも対応した
構成を付加することにより、より高い精度で位相比較を
行うことが可能になる。さらに、基準信号を分周して比
較処理を行うようにすれば、より低速の回路を用いて位
相比較器を構成することが可能になる。

【００５９】上記のような位相比較器を用いて構成され
たＰＬＬ回路は、高速な基準信号に対しても動作速度が
高速な回路を用いることなく実現することが可能であ
る。従って、例えば光通信などの超高速のデータ通信に
対応したクロック再生用のＰＬＬ回路を容易に実現する
ことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による位相比較器の構成
を示す回路図である。

【図２】図１の位相比較器の各部における信号波形を示
す図である。

【図３】図１の位相比較器に用いられるエッジトリガ型
ＲＳフリップフロップの具体的な構成の一例を示す回路
図である。

【図４】図３の回路で用いられるリセット機能付きＤフ
リップフロップの具体的な構成の一例を示す回路図であ
る。

【図５】第１実施形態の位相比較器から出力される誤差
信号の特性を説明するための図である。

【図６】第１実施形態の位相比較器を適用したＰＬＬ回
路の構成例を示す図である。

【図７】本発明の第２実施形態による位相比較器の構成
を示す回路図である。

【図８】図７の位相比較器の各部における信号波形を示
す図である。

【図９】第２実施形態の位相比較器を適用したＰＬＬ回
路の構成例を示す図である。

【図１０】本発明の第３実施形態による位相比較器の構
成を示す回路図である。

【図１１】図１０の位相比較器の各部における信号波形
を示す図である。

【図１２】本発明の第４実施形態による位相比較器の構
成を示す回路図である。

【図１３】図１２の位相比較器の各部における信号波形
を示す図である。

【図１４】第４実施形態の位相比較器を適用したＰＬＬ
回路の構成例を示す図である。

【図１５】本発明の第５実施形態による位相比較器の構
成を示す回路図である。

【図１６】図１５の位相比較器の各部における信号波形
を示す図である。

【図１７】第５実施形態の位相比較器を適用したＰＬＬ
回路の構成例を示す図である。

【図１８】本発明の位相比較器を用いて構成したＰＬＬ
回路の第１具体例の構成を示す回路図である。

【図１９】第１具体例のＰＬＬ回路についてデータ信号
のエッジ数の変化による誤差信号への影響を説明するた
めの図である。

【図２０】第１具体例のＰＬＬ回路に関連する他の構成
例を示す図である。

【図２１】本発明の位相比較器を用いて構成したＰＬＬ
回路の第２具体例の構成を示す回路図である。

【図２２】本発明の位相比較器を用いて構成したＰＬＬ
回路の第３具体例の構成を示す回路図である。

【図２３】従来の位相比較器の一例を示す回路図であ
る。

【図２４】従来の位相比較器に周波数ｆ₀のクロック信
号を与えた場合の各部における信号波形を示す図であ
る。

【図２５】従来の位相比較器に周波数ｆ₀／２のクロッ
ク信号を与えた場合の各部における信号波形を示す図で
ある。

【符号の説明】

１，１Ａ〜１Ｄ位相比較器１１，１２，１１ａ，１２ａ，１１ｂ，１２ｂエッ
ジトリガ型ＲＳフリップフロップ（Ｒ／Ｓ−Ｆ／Ｆ）１３論理演算回路１４ａ，１４ｂ，２３ＡＮＤ回路１４ａ’，１４ｂ’，１５，１８，１８ａ，１８ｂ
ＯＲ回路１６，１６ａ，１６ｂ，１７Ｔフリップフロップ
（Ｔ−Ｆ／Ｆ）２１，２２Ｄフリップフロップ（Ｄ−Ｆ／Ｆ）２４〜２７ＮＯＲ回路２，２ａ，２ｂ，２ａ’ フィルタ３電圧制御発振器（ＶＣＯ）４加算器５エッジ検出回路６アンプ７，７’ ＤＥＭＵＸ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山崎大輔神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者河合正昭神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5J039 JJ07 JJ12 JJ20 KK00 KK01 KK08 KK09 KK10 KK33 MM00 NN01 5J106 AA04 CC01 CC26 CC41 DD42 DD43 DD48 JJ02 KK02

Claims

【特許請求の範囲】

【請求項１】基準信号と該基準信号の周波数の１／ｎ倍
の周波数を有する比較信号とを受けて、前記基準信号お
よび前記比較信号間の位相差に応じた誤差信号を出力す
る位相比較器であって、前記基準信号および前記比較信号が入力され、前記基準
信号の立ち上がりエッジから前記比較信号の立ち上がり
エッジまでの時間にハイレベルとなる出力信号を発生す
る第１のエッジトリガ型フリップフロップと、前記基準信号および前記比較信号を反転した反転比較信
号が入力され、前記基準信号の立ち上がりエッジから前
記反転比較信号の立ち上がりエッジまでの時間にハイレ
ベルとなる出力信号を発生する第２のエッジトリガ型フ
リップフロップと、前記第１および第２のエッジトリガ型フリップフロップ
の各出力信号の論理積または論理和を演算し、該演算結
果を前記誤差信号として出力する論理演算回路と、を備えて構成されたことを特徴とする位相比較器。
【請求項２】請求項１に記載の位相比較器であって、前記基準信号を反転した反転基準信号および前記比較信
号が入力され、前記反転基準信号の立ち上がりエッジか
ら前記比較信号の立ち上がりエッジまでの時間にハイレ
ベルとなる出力信号を発生する第３のエッジトリガ型フ
リップフロップと、前記基準信号を反転した反転基準信号および前記比較信
号を反転した反転比較信号が入力され、前記反転基準信
号の立ち上がりエッジから前記反転比較信号の立ち上が
りエッジまでの時間にハイレベルとなる出力信号を発生
する第４のエッジトリガ型フリップフロップと、を備
え、前記論理演算回路は、前記第１および第２のエッジトリ
ガ型フリップフロップの各出力信号の論理積と、前記第
３および第４のエッジトリガ型フリップフロップの各出
力信号の論理積とについての論理和を演算し、該演算結
果を前記誤差信号として出力することを特徴とする位相
比較器。
【請求項３】請求項１に記載の位相比較器であって、前記基準信号を分周する分周回路を備え、該分周回路で分周された基準信号が前記第１および第２
のエッジトリガ型フリップフロップに入力されることを
特徴とする位相比較器。
【請求項４】請求項２に記載の位相比較器であって、前記基準信号を分周する第１分周回路と、前記基準信号を反転した信号を分周する第２分周回路と
を備え、前記第１分周回路で分周された基準信号が前記第１およ
び第２のエッジトリガ型フリップフロップに入力され、前記第２分周回路で分周された基準信号が前記第３およ
び第４のエッジトリガ型フリップフロップに入力される
ことを特徴とする位相比較器。
【請求項５】請求項１〜４のいずれか１つに記載の位相
比較器を備えて構成されたことを特徴とする位相同期ル
ープ回路。